提案する DC オフセット電圧補正方法

レーションによって、−Vof f2 が−(Vof f1+Vof f3)/2だけ増加してしまう可能性がある。

増加したDCオフセット電圧を補正するには、I₂ を増やして、補正レンジを広げなけれ ばならない。I2 が増加すると、P re2の出力同相電圧が下がる。図76のように、コンパ レータの入力は、NMOSトランジスタで構成されており、比較動作をする際には、ソー ス端子がGNDに対して接続される疑似差動構成になる。P re2の出力同相電圧が下がる と、コンパレータのトランスコンダクタンスが下がり、コンパレータの動作速度が下がっ てしまう。この傾向は、電源電圧が下がるにつれ、より顕著になる。

Register1 Register2 Register3

t

Sw1:ON Sw2:ON Sw3:ON

Sw1:ON Sw2:ON Sw3:OFF

Sw1:ON Sw2:OFF Sw3:OFF

(b)

Sw1:ON Sw2:OFF Sw3:OFF

Sw1:ON Sw2:OFF Sw3:OFF

Tc=110ns

(a)

3-stage Preamps

A₃ A₂

A₁

Sw2 Sw3

Sw1

Sw1 Vin+

Vin-Vref+

Vref-CS-DAC2

Register2

CS-DAC3

Register3 CS-DAC1

Register1

Sequencer

Comparators

図79 提案するDCオフセット電圧補正回路

から後段にかけてDCオフセットキャリブレーションを再び実施する。

まず、Sw1のみ短絡、Sw2、Sw3が解放の状態で、CS-DAC2を再び動作させる。この 補正動作により、初段プリアンプの残留DCオフセット電圧と 2段目プリアンプのDC オフセット電圧の合計がCS-DAC2により補正される。補正後、残留DCオフセット電 圧が2段目プリアンプの出力に移動する。CS-DAC2の動作が終了したのち、CS-DAC3 を動作させる。

提案するDCオフセット補正方法により、従来手法では初段プリアンプの出力に存在し

た残留DCオフセット電圧が3段目プリアンプの出力に移動させることができる。こう すると、残留DCオフセット電圧の入力換算電圧は、3段プリアンプの合計利得分小さく なり、結果として、σ=0.1LSB以内に抑制することができる。

従来のDCオフセット補正方法では、一列のプリアンプやコンパレータのDCオフセッ トの合計をあるプリアンプの出力一か所で全て補正するため、補正範囲が大きくする必要 がある。補正範囲の拡大に伴い、プリアンプ出力範囲を広げなければならず、その分電源 電圧を高くする必要が生ずる。一方、本研究の提案手法では、あるプリアンプで発生した DCオフセットはそのプリアンプの出力で補正するため、従来手法に比較して、1つのプ リアンプあたりの補正範囲は狭くてよく、低電源電圧下に向いている。また、変更に伴い プリアンプやコンパレータなどへの素子追加や信号配線追加が不要であり、シーケンサの 変更のみで実現できるため、実施が容易であり、また、寄生容量増加等による動作速度低 下は起こらない。さらに、GS/sオーダーの高速A/D変換器であることやフォアグラウ ンドでの補正であることから、参考文献[5]のようなバックグラウンドの補正と異なり、

図79(b)で示されるように、補正時間が110nsと十分短い。送受切り替え時間が存在する

無線通信システムにおいては、切り替え時間内に十分補正が可能であるため、温度変動等 などへの追従も可能である。