[1] A. M. Abo and P. R. Gray, “A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter,”IEEE J. of Solid-State Circuits, vol. 34, pp. 599–606, May 1999.
[2] D. Miyazaki, S. Kawahito, and M. Furuta, “A 10-b 30-MS/s Low-Power Pipelined CMOS A/D converter Using a Pseudodifferential Architecture,” IEEE J. of Solid-State Circuits, vol. 38, pp. 369–373, Feb. 2003.
[3] Y. Chiu, P. R. Gray, and B. Nikolic, “A 14-b 12-MS/s CMOS Pipeline ADC with over 100-db SFDR,” IEEE J. of Solid-State Circuits, pp. 2139–2151, 2004.
[4] T. Ueno, T. Ito, D. Kurose, T.Yamaji, and T.Itakura, “A 1.2 V, 24 mW/ch, 10 bit, 80 MSample/s Pipelined A/D converters,”in Proc. IEEE Custom Integrated Circuits Conf., pp. 501–504, Sep. 2006.
[5] T. Ito, D. Kurose, T.Ueno, T.Yamaji, and T.Itakura, “55-mW 1.2-V 12-bit 100-MSPS Pipeline ADCs for Wireless Receivers,” in Proc. European Solid-State Circuits Conf., pp. 540–543, Sep. 2006.
[6] T. Ueno, T. Ito, D. Kurose, T.Yamaji, and T.Itakura, “A 1.2 V, 24 mW/ch, 10 bit, 80 MSample/s Pipelined A/D converters,” in IEICE Trans. Fund., vol.
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[7] D. Kurose, T. Ito, T.Ueno, T.Yamaji, and T.Itakura, “55-mW 200-MSPS 10-bit Pipeline ADCs for Wireless Receivers,” in Proc. European Solid-State Circuits Conf., pp. 527–530, Sep. 2005.
[8] M. Dessouky and A. Kaiser, “Very Low-Voltage Digital-Audio ∆Σ modulator with 88-dB Dinamic Range Using Local Switching Bootstrapping,” IEEE J. of Solid-State Circuits, vol. 36, pp. 349–355, Mar. 2001.
[9] H. Ishii, K. Tanabe, and T. Iida, “A 1.0V 40mW 10b 100MS/s Pipeline ADC in 90nm cmos,”in Proc. IEEE Custom Integrated Circuits Conf., pp. 395–398, Sep.
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[10] T. B. Cho and P. R. Gray, “A 10b, 20Msample/s, 35mW Pipeline A/D Con-verter,” IEEE J. of Solid-State Circuits, vol. 30, pp. 166–172, Mar. 1995.
[11] T. Itakura, T. Ueno, H. Tanimono, and T. Arai, “A 2Vpp Linear Input-Range Fully Balanced CMOS Transconductor and Its Application to a 2.5V 2.5MHz
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[13] T. Ito, D. Kurose, T. Ueno, T.Yamaji, and T.Itakura, “Low-Power Design of 10-bit 80-MSPS Pipeline ADC,” in IEICE Trans. on Fund., vol. E89-A, pp.
2003–2008, July 2006.
8 電源電圧 1V で動作する 3GS/s 5bit 低消費電力フラッシュ 型 A/D 変換器
8.1 はじめに
CMOS 微細化技術の進歩により、近年、MOSFET の高周波性能は周波数30GHz〜
300GHzのミリ波帯を扱えるまでに向上した。ミリ波帯の中でも、特に60GHz帯におい
ては、数GHzの広い信号帯域幅を無線用途にフル活用できることから、この周波数帯を 用いたGbpsクラスの大容量無線通信システムの実現が期待されている[1][2][3]。
1.1.3節に記載したように、無線帯域が広くなるほどそれだけ A/D変換器には高速動
作が要求される。数GHzのベースバンド帯域を持つ受信信号をA/D変換するためには、
数GS/sの動作速度を持つA/D変換器が必要である。一方、広い周波数帯域を利用でき るため、複雑な変調方式を用いなくても大容量化が実現できるため、A/D変換器に求め られる分解能は、現状4〜6bit程度である[4][5]。
1.1.4節の図 3にみられるように、このような比較的低い分解能でかつ高速なA/D 変
換器を実現するうえでは、フラッシュ型の回路アーキテクチャが多用される。
本章では、ミリ波帯通信用に開発した動作速度 3GS/s、5bitの低消費電力フラッシュ 型A/D変換器について述べる。
A/D変換器の技術課題の1つとして、微細化プロセス採用に伴う分解能劣化の改善が 挙げられる。CMOS微細化技術が進歩し、トランジスタサイズが小さくなると、トラン ジスタの寄生容量が減り、高速動作の実現が容易になる。一方で、製造バラつき等に起因 したトランジスタのミスマッチが増える。このことが、回路で使用するプリアンプやコン パレータのDCオフセット電圧を増加させ、A/D変換器の分解能を劣化させる。
また、トランジスタの微細化はゲート耐圧の低下を伴うため、使用できる電源電圧が下 がってくる。電源電圧の低下に伴い、回路内で扱いうる入力信号の振幅が狭まる。結果と して、素子のミスマッチが信号の線形性に与える影響がより大きくなり、分解能が劣化し やすくなる。
本研究のフラッシュ型A/D変換器では、主な分解能劣化要因であるミスマッチにより 発生したプリアンプやコンパレータのDCオフセット電圧を、フォアグラウンドキャリ ブレーション技術により十分小さくすることで、分解能を向上させた。補正の順序を工夫 したフォアグラウンドキャリブレーションを新規に開発することで、簡単な回路構成なが ら、低電源電圧下においても、高速性と高分解能化の両立を可能にした。
65nmCMOS 3GS/s 1V 5bit A/D 換器において、入力信号周波数200MHzにおいて有効ビット数4.7ENOBを、ナイキスト 周波数である1.5GHzの入力信号周波数においても4.3ENOB以上をそれぞれ達成した。
また、消費電力は36.2mWであった。FoM=0.6pJ/convであり、3GS/sの動作速度を 持つフラッシュ型A/D変換器としては、世界トップレベルの電力効率を達成した。