パイプライン型 A/D変換器の消費電力を最小するために、最適なbit/stage構成が検 討された。この検討にあたっては、オペアンプのスルーレートも考慮に入れた非線形モデ ルが用いられた。
非線形モデルを用いた検討の結果、今回用いた 90nmプロセスにおいて、200MS/s、 10bitのパイプライン型A/D変換器を設計する場合、1.5bit/stageの構成が最適である ことが分かった。また、S/H回路と初段MDACのオペアンプに必要な消費電流の比は、
1:1.3であることが判明した。これは、線形モデルで計算される 1:2と比較して十分小
さい。
検討結果に基づいて、1.5bit/stageで試作したA/D変換器は、既発表の同等の性能を持 つパイプライン型A/D変換器よりも高性能であり、提案した最適化手法を用いることで、
高速でかつ低消費電力なパイプライン型A/D変換器が設計可能であることがわかった。
以上のことから、最適bit/stage検討にあたっては、オペアンプのトランスコンダクタ ンスのみを考慮した線形モデルでは不十分であり、スルーレートも考慮に入れる必要があ ることが示された。
[1] B. Hernes, A. Briskemyr, T. N. Andersen, F. Telstø, T. E. Bonnerud, and Ø. Moldsvor, “A 1.2 V 220 MS/s 10 b Pipeline ADC implemented in 0.13 mm Digital CMOS,” in Proc. of ISSCC Dig. Tech. Papers, pp. 256–257, Feb. 2004.
[2] T. Ito, D. Kurose, T.Ueno, T.Yamaji, and T.Itakura, “Low-Power Design of 10-bit 80-MSPS Pipeline ADCs,” in Proc. Analog VLSI Work Shop, pp. 167–171, Oct.
2004.
[3] A. M. Abo and P. R. Gray, “A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter,” IEEE J. of Solid-State Circuits, vol. 34, pp. 599–606, May 1999.
[4] T. Ueno, T. Yamaji, and T. Itakura, “Optimum bit/stage configuration for a pipeline A/D converter,” Proc. of the 2004 IEICE Society Conf. A-1-7(in Japanese), Sept. 2004.
[5] S.-M. Yoo, J.-B. Park, H.-S. Yang, H.-H. Bae, K.-H. Moon, H.-J. Park, S.-H. Lee, and J.-H. Kim, “A 10-b 150-MS/s 123-mW 0.18-µm CMOS Pipelined ADC,” in ISSCC 2003 Dig. Tech. Papers, pp. 326–327, Feb. 2003.
6 4G システム用消費電力 55mW, 電源電圧 1.2V, 分解能 12bit, 動作速度 100MS/s パイプライン型 A/D 変換器 6.1 はじめに
本章では、第四世代無線通信システム(4G)用に90nmCMOSプロセスを用い開発され た電源電圧1.2V、分解能12bit、動作速度100MS/sの低電源電圧、高速高精度パイプラ イン型A/D変換器の低消費電力化技術を提案する。
超高速大容量無線通信の実現を目指した 4Gシステムでは、A/D変換器に対して、動
作速度100MS/s以上、分解能10bit以上の性能が要求されると予測される。また、携帯
電話などのモバイル用途を想定すると、消費電力100mW以下に抑制する必要がある。さ らに、無線送受信用アナログ部とデジタル信号処理部とのワンチップ化のためには、デジ タル信号処理部の高速化、低消費電力化および小面積化に貢献する微細化CMOSプロセ スに対応したA/D変換器の開発が必須となる。
本研究以前に上記性能を満足したA/D変換器としては、参考文献[1]などが挙げられ るが、電源電圧は1.8Vであった。本研究の目的は、1.2Vの電源電圧である90nmCMOS プロセスにおいて上記性能を達成することである。
微細化 CMOSプロセスにおけるパイプライン型A/D変換器開発の課題の一つは、低 電源電圧動作と低消費電力化のトレードオフである。一般に、CMOS微細化が進むと、
トランジスタ耐圧が低下し、使用できる電源電圧が下がってくる。電源電圧低下に伴い、
回路内で扱いうる信号の振幅が狭まり、信号電力が小さくなる。よって、一定の信号雑音 比を確保するには、回路内で発生するノイズを抑制する必要が生ずる。
パイプライン型A/D変換器では、S/H回路や変換ステージ間で信号伝達時に利用され るサンプル容量のkT/Cノイズが支配的である。kT/Cノイズ低減には、サンプル容量C のサイズを大きくすることが必要である。このとき、動作速度を一定に保つには、容量値 Cの増加に合わせて、容量に対する信号の充放電能力を上げなければならず、S/H 回路 やMDACに用いられるオペアンプの電流を増やす必要が生じ、パイプライン型 A/D変 換器の消費電力が増加する。
このトレードオフを打開するには、出力振幅をできるだけ広く確保できるオペアンプを 利用し扱いうる信号電力を増加すること、オペアンプ単体の電力最適化を図ること、なら びに、オペアンプの利用効率を向上できる回路構成を採用することである。
本研究では、前章の非線形モデルを用いたbit/stage最適化手法による検討を実施し、
最も電力効率が高い2.5bit/stageの変換ステージ構成を採用した。また、我々が先に提案 したI/Qアンプシェアリング技術[2][3]による回路構成の工夫により、オペアンプの利用 効率を向上した。さらに、疑似差動オペアンプを用いることで、広い信号振幅と低消費電 力化の両立を図った。この疑似差動オペアンプでは、新規に開発した利得段2段のゲイン ブーストアンプを使うことで、従来よりも低消費電力で、かつ、12bit精度を確保できる 十分なDCゲインを確保した。結果として、電源電圧1.2Vながら消費電力 55mWとい う従来比で大幅な電力削減を達成した。