[2][5] S/H
の中に利用される消費電力の大きな全差動オペアンプのいくつかを疑似差動オペアンプに 置換し電力を削減する。一方で、消費電力の比較的小さな後段の変換ステージには、全部 [5]もしくは一部[2] をCMFB回路を持つ全差動オペアンプを利用し、疑似差動オペアン プで発生した同相電圧オフセットを全差動オペアンプで補正し、後段まで蓄積されないよ うにする。この方法では、疑似差動オペアンプを利用する変換ステージにおいては、同相 電圧オフセットは補正されないので、その分、疑似差動オペアンプの出力振幅範囲に同相 電圧オフセットに対するマージンが必要であり、このことが低電源電圧化を妨げる欠点が ある。
また、オペアンプ単独ではなく、2つの連続する変換ステージ間で同相電圧オフセットを 補正する手段を持たせることで、全ての変換ステージで疑似差動オペアンプを使用可能に する方法もある[3][4][6]。この方法では、オペアンプで発生した同相電圧オフセットを検 出し、変換ステージのサンプリング容量の一端の電圧に対して、CMFF(Common-Mode FeedForward)回路を利用し補正をかけるか[4]、もしくはCMFF回路とCMFB回路の 両方を用いて[3]補正をかける。しかしながら、前者の方法[4][6]では、同相オフセット の蓄積は避けられるものの、各段の同相オフセット誤差は補正されないまま残る。また、
後者の方法[3]では、∆Σループを用いた離散時間のCMFF回路およびCMFB回路を用 いており、回路が複雑になる。
本研究では、以上の課題を解決するために、変換ステージのサンプリングスイッチを制 御するクロック信号を電源電圧を超えて昇圧することで線形性を確保した。このクロック 昇圧回路は、Ich/Qchの2つのA/D変換器で共用することで小面積化した。また、疑似 差動オペアンプのセトリング速度に影響を与えることなく同相電圧オフセットを補正でき る2段の利得段を持つCMFB回路を新たに開発することで、S/H 回路と全ての変換ス テージのオペアンプを疑似差動オペアンプにし、消費電力を削減した。
2
2
Stage1
Qch Ich
1.5
1.5
Qch Ich
Amp0
S/H
Analog In (I-ch)
Analog In (Q-ch)
Stage11
Digital Error Correction Block I
12 Digital Out
(I-ch)
Digital Error Correction Block Q
12 Digital Out
(Q-ch) Amp1
Stage10
Qch Ich
1.5
1.5 Amp10
2b Flash I
2b Flash Q
MDAC
Amp
Analog Out
SC I
SC Q
1.5 Digital
Out
Digital 1.5 Out Analog
In
I-ch 1.5bit Flash
Q-ch 1.5bit Flash
(b) (a)
図60 (a)I/Qアンプシェア技術を採用した1.5bit/stageパイプライン型A/D変換 器(b)変換ステージ
ペアンプがなく、2bitフラッシュ型のサブA/D 変換器(2bit Flash)のみで構成されて いる。
図60(b)は、最終段を除く変換ステージを示している。Ich用/Qch用の2つの1.5bit のフラッシュ型サブ A/D 変換器 (1.5bit Flash) と、両方の ch で共用化された 1 つ のMDACがある。1.5bitサブA/D 変換器で A/D変換されたのちのデジタル信号は、
MDACと各chのデジタルエラー補正回路に出力される。
t
Vdd=0.9 V
V
t
Vdd=0.9 V
V
Sample off Hold
Φ1
Φ1b
Φ1d
Sample Hold
off off
Φ2
Φ2d
Φ2b
Hold off Sample off Hold off Sample +Vref
Vcom
-Vref
Sampling Switch
Q-ch Sampling
Switch
V
out-Vout+
Φ1b
I/Q shared Clock boosting
circuit Φ2b
Vin+
V
in-Φ2
Φ1
Φ2
Φ1
Φ1d
Φ1d
Amp.
Φ1
Φ1
Φ1
Φ1
Φ2
Φ2
Φ2
Φ2
Si
Si Si
Si
Sq
Sq Sq
Sq Ci
Ci Ci Ci
Φ2d
Φ2d
Cq
Cq Cq Cq I-ch
Sub DAC From
I-ch 1.5bit Flash
1.5
Q-ch Sub DAC From
Q-ch 1.5bit Flash
1.5
+Vref Vcom -Vref
図61 I/Qでクロックブースト回路を共用化したMDACとそのクロック波形
図61は、MDACの回路図とそのクロック波形を示している。MDACは、1つのオペア ンプと、Ich/Qchそれぞれのためのキャパシタ、スイッチ、サブD/A変換器(SubDAC) で構成される。リファレンス電圧として、単相アナログ信号の最大値/最小値とその平均 値+Vref/−Vref/Vcom の3種類が使用される。1.5bitサブA/D変換器の出力コードに 応じて、この3つのリファレンス電圧のうち1つが選択され、ホールドモード時に、サブ
D/A変換器を介して、各chのキャパシタへ出力される。
スイッチの On/Offは、ノンオーバラップクロックによって制御されている。Phase1 では、Ichは、前段からの信号をサンプリングキャパシタCiに入力するサンプリングモー ドにある。同時に、Qchは、1.5bitサブA/D変換器でのA/D変換後の残余アナログ信 号を増幅して後段に出力するホールドモードにある。半クロック後のPhase2では、Ich とQchの動作モードが反対になり、Ichはホールドモード、Qchはサンプリングモードと なる。I/Qアンプシェア技術を実施するため、Phase1においては、スイッチSiがOffさ れ、スイッチSq がOnされる。このOn/Offにより、Qch 側のキャパシタがオペアンプ のフィードバックループに接続され、オペアンプは閉ループとなり、Qch側の残余アナロ グ信号の信号増幅に使用される。Phase2においては、スイッチSiがOn、スイッチSq が OffしてオペアンプがIch側に切り替えられる。一方、Phase1とPhase2の間のノンオー バラップ時間において、全てのスイッチがOffしており、オペアンプは開ループとなる。
図61のクロック波形のうち、ϕ1 およびϕ2 は、昇圧される前のサンプリングスイッチ のクロック信号、ϕ1b およびϕ2bは、昇圧後のサンプリングスイッチのクロック信号、ϕ1d
およびϕ2dは、サンプリング容量の他端に接続されたスイッチのクロック信号を示してい る。7.1節で前述したように、本研究では、サンプリングスイッチの非線形性による分解 能劣化を抑制するため、サンプリングスイッチのクロック信号は、I/Qで共用化されたク ロック昇圧回路(I/Q shared clock-boosting circuit)により昇圧されて、電源電圧0.9V よりも高い電圧で使用されている。
クロック信号の昇圧により、昇圧しない場合に比べ、サンプリングスイッチのチャネ ルチャージが増加する欠点がある。その結果、サンプリングスイッチがOffするときに、
チャネルチャージの一部がサンプリング容量に入力することによって発生する誤差が大き くなる可能性がある。この誤差を避けるために、クロック信号ϕ1d およびϕ2dの立下り時 間はϕ1 およびϕ2 の立下り時間よりも早めにOffし、サンプリングスイッチのチャネル チャージがサンプリング容量に入力しないように設計した。