Quartus II 合成の最適化オプションにより、多くのアルテラ・デバイス・ファミリ
の合成時にネットリストを最適化するためのオプションを設定できます。これらの 最適化オプションは、標準コンパイルの際に行う最適化やフル・コンパイルの Analysis & Synthesisを行う最適化に追加されます。これらの最適化で、面積および 速度条件を満たすように合成ネットリストを変更します。Settings ダイアログ (Assignmentsメニュー) のSynthesis Netlist Optimizationsページを利用して、下 記の合成最適化オプションを含むネットリスト最適化オプションを指定できます。
■ WYSIWYGプリミティブ再合成の実行
■ ゲートレベル・レジスタのリタイミングの実行
■ レジスタのリタイミングによるTsu/TcoとFmaxとのトレードオフの許可 合成ネットリスト最適化オプションについて詳しくは、 「第9章： タイミング・ ク ロージャ」、157ページの「ネットリスト最適化オプションを使用したタイミング・
クロージャの実現」を参照してください。
関連情報 参照先
合成を制御するQuartus IIロジック・オプション Quartus IIヘルプの「Logic Options」、「Creating, Editing, and Deleting Assignments」、および「Specifying Settings for Default Logic Options」
ロジック・オプション・アサインメントの作成 Quartus IIチュートリアルの「Compilation module」
合成に影響を与えるQuartus II合成オプション およびロジック・オプション
アルテラWebサイトのQuartus II Handbook、Volume 1のChapter 7「Quartus II Integrated Synthesis」
関連情報 参照先
Quartus II合成および ネットリスト最適化オプション
アルテラWebサイトのQuartus II Handbook、Volume 2 のChapter 8、「Netlist Optimizations & Physical Synthesis」およびChapter 6「Design Optimization for Altera Devices」
第 4 章: 論理合成 デザイン・アシスタントを使用したデザインの信頼性のチェック
デザイン・アシスタントを使用したデザイン の信頼性のチェック
Quartus II デザイン・アシスタントにより、一連のデザイン・ルールに基づいてデ
ザインの信頼性をチェックできます。 デザイン・アシスタントは、HardCopy®デバ イスに変換する前のデザインの信頼性チェックに特に役立ちます。Settingsダイア ログ (Assignmentsメニュー) のDesign Assistantページから、デザインをチェック する際に使用するデザインの信頼性ガイドラインを指定できます。図 5を参照して ください。
図 5. SettingsダイアログのDesign Assistantページ
第 4 章: 論理合成
RTL Viewerによる合成結果の解析
また、下記の有効な同期デザイン手法およびQuartus IIコーディング・スタイル・ガ イドラインに従うことで、デザインの最適化を改善できます。
RTL Viewer による合成結果の解析
Quartus IIのRTL Viewerは、デザインのゲート・レベルの回路図表示を提供します。
Quartus II プロジェクトで RTL Viewer を実行するには、はじめに Start > Start Analysis & Elaboration (Processingメニュー)を選択してデザインを解析する必要 があります。または、Analysis & Synthesisかフル・コンパイルを実行します。これ らのプロセスはコンパイル・フローのAnalysis & Elaborationステージを含んでいま す。 Analysis & Elaborationが問題なく実行された後、RTL Viewer (Toolsメニュー) を選択してRTL Viewerウィンドウを表示することができます。回路図表示に加え
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quartus_drc実行コマンドの使い方quartus_drc実行コマンドを使用して、各コマンド・プロンプトまたはスクリプトでデザイン・アシス
タントを個別に実行することができます。デザイン・アシスタントを実行する前に、Quartus IIフィッタ のquartus_fit実行コマンドを実行しておく必要があります。
quartus_drc実行コマンドでは、任意のテキスト・エディタで表示できるテキスト・ベースのレポート・
ファイルが個別に作成されます。
quartus_drc実行コマンドでヘルプを参照する場合は、コマンド・プロンプトで次のコマンドのいずれ
かを入力します。
quartus_drc -h
quartus_drc -help
quartus_drc --help=<トピック名>
関連情報 参照先
Quartus IIデザイン・アシスタント Quartus IIヘルプの「Analyzing Designs with the Design Assistant」および「Overview: Using the Design Assistant」
同期デザイン手法やコーディング・スタイル・ガ イドラインのQuartus II合成オプション
アルテラWebサイトの Quartus II Handbook、Volume 1のChapter 5「Design Recommendations for Altera Devices」、Chapter 6「Recommended HDL Coding Styles」、お よ びChapter 7「Quartus II Integrated Synthesis」
Quartus II ヘルプの「AHDL, VHDL, and Verilog HDL Style Guide」
第 4 章: 論理合成
RTL Viewerによる合成結果の解析
図 6. RTL Viewerウィンドウ
RTL Viewerは、Verilog HDLまたはVHDLデザイン、およびAHDLテキスト・デザ イン・ファイル (.tdf)、ブロック・デザイン・ファイル (.bdf)、グラフィック・デザ イン・ファイル (.gdf)、またはQuartus II開発ソフトウェアで合成されたファイルの Analysis & Elaboration結果を表示します。他のEDA合成ツールで生成されたVQM ファイルまたはEDIFネットリスト・ファイルについては、RTL ViewerはWYSWYG プリミティブの素子の階層を表示します。
階層リストから1つまたは複数の項目を選択し回路図表示にハイライトすることが 可能であり、逆もまた同様です。 RTL Viewerは、表示の調整または異なるレベルを 見るためのズーム・インおよびズーム・アウト、要素の内部情報の表示、特定の名 前の検索、階層の上下の移動、または選択されたネットを供給するソースへ移動し フォーカスすることができます。fan-inまたはfan-outの表示を調整する場合、表示 を拡大、縮小することができます。表示されている内容から個別のノードおよび ソース情報を見ることができます。 また、RTL Viewerでノードを選択し、ノードの 配置によってデザイン・ファイル、タイミング・クロージャ・フロアプラン、アサ インメント・エディタ、Chip Editor、Resource Property Editor、またはTechnology Map Viewerを位置付けることができます。
デ ザ イ ン が 大 き い 場 合、RTL Viewer は 複 数 の ペ ー ジ に 分 割 し て 表 示 し ま す。
Optionsダイアログ (Toolsメニュー) のRTL/Technology Map Viewerページは、
第 4 章: 論理合成
Technology Map Viewerによる合成結果の解析
Filterコマンド (右ボタンのポップアップ・メニュー) で、選択されたノードまたは
ネットのソース、ディスティネーション、ソースとディスティネーションの両方、
または選択された2つのノード間のパスとノードをフィルタ操作して表示すること ができます。選択した各フィルタによってRTL Viewerは新しくフィルタリングされ たページを作成し、ForwardおよびBackボタンでフィルタリングされたページとデ ザインのオリジナルのページを行き来することができます。
RTL 表示のコピーをエクスポートする場合には、JPEG または bitmap ファイル・
フォーマットでコピーをエクスポートすることができます。また、他のグラフィッ クまたは描画プログラムに使用するためにクリップボードにコピーを保存すること もできます。
RTL Viewerで解析した後にデザインを更新するときは、Analysis & Elaborationを 再度実行してRTL Viewerで更新されたデザインを解析できます。
Technology Map Viewer による合成結果の解析
Quartus IIのTechnology Map Viewerは、ロー・レベル、または素子レベルにおいて テクノロジを特定したデザインの回路図表示を提供します。Quartus IIプロジェクト のTechnology Map Viewerを実行するには、はじめにAnalysis & Synthesisまたはフ ル・コンパイルを実行します。 Analysis & Synthesis が問題なく実行された後、
Technology Map Viewer (Toolsメニュー) を選択してTechnology Map Viewerウィン ドウを表示することができます。Technology Map Viewer は、ユーザのデザインの ゲート・レベルの配線ビューとインスタンス、プリミティブ、ピン、および全体の ネットリストのネットを表示する階層リストを含みます。図 7を参照してください。
関連情報 参照先
Quartus II RTL Viewer アルテラWebサイトのQuartus II Handbook、Volume
1のChapter 13「Analyzing Designs with the Quartus II RTL Viewer and Technology Map Viewer」
Quartus IIヘルプの「Overview: Viewing RTL Schematics」
第 4 章: 論理合成 Technology Map Viewerによる合成結果の解析
図 7. Technology Map Viewerウィンドウ
Technology Map Viewerでは、階層リストから1つまたは複数の項目を選択し回路図 表示にハイライトすることが可能であり、逆もまた同様です。Technology Map
Viewerにより、RTL Viewerと同様に表示を検索することができます。76ページの
「RTL Viewerによる合成結果の解析」を参照してください。 Technology Map Viewer は、等価性の情報をノードおよびソース情報と同様に表示します。
また、タイミング解析の実行後またはタイミング解析を含むフル・コンパイルの実 行後、Technology Map Viewerを使用してトータル遅延および個別のノード遅延を 含むタイミング・パスを作成するノードを表示することもできます。 「第8章： タイ ミング解析」、146ページの「Technology Map Viewer」 を参照してください。
関連情報 参照先
Quartus II Technology Map Viewer アルテラWebサイトのQuartus II Handbook、Volume 1のChapter 13「Analyzing Designs with the Quartus II RTL Viewer and Technology Map Viewer」
Quartus IIヘルプの「Overview: Viewing RTL Schematics」
第 4 章: 論理合成
インクリメンタル・シンセシス
インクリメンタル・シンセシス
インクリメンタル・シンセシス機能は、追加変更を行うデザインに対し、そのデザ イン階層を管理します。パーティションと呼ばれるデザインの独立した階層を指定 し、プロジェクトの他の部分に影響を与えずに、Analysis & Synthesisをインクリメ ンタルに実行することができます。
インクリメンタル・シンセシスでは、デザイン・コンパイル時にデザインの変更部 分のみを再合成するため、合成時間と実行時のメモリ使用量を削減することができ ます。つまり、デザインの他の部分に影響を与えずに、デザインの一部を変更して 再合成することができ、未変更部分についてはすべての登録済みノードおよび組み 合わせノードのノード名が維持されます。プロジェクトとそのすべてのパーティ ションにおいて正常にAnalysis & Synthesisを実行した後、個々のパーティションを まとめてマージすることで、再び1つの完全なプロジェクトとしてコンパイルするこ とができます。
デザイン・フローの各段階で、デザインのパーティションごとに作業する場合は、
インクリメンタル・シンセシスが有効な場合があります。一方、インクリメンタル・
シンセシスは、階層境界全域で最適化を行う必要がある場合には役立たないことが あります。
デザインに対しインクリメンタル・シンセシスを行う場合の基本的なフローは、次 の通りです。
1. Analysis & Elaborationを実行します。
2. Project NavigatorのHierarchyタブのプロジェクトのエンティティの1つを選 択します。
3. Set as Incremental Design Partitionコマンド (右ボタンのポップアップ・メ
ニュー) を使用して、選択したエンティティをインクリメンタル・シンセシス
用にパーティションします。
最初のパーティションの設定時に、インクリメンタル・コンパイルを有効にす るかどうかダイアログが表示されます。Yesをクリックすることで、Enable Incremental Synthesisオプションをオンにします。
4. Settingsダイアログ（Assignmentsメニュー）のCompilation Process Settings タブでEnable incremental synthesisがオンになっていることを確認します。