1 フル・レート・コントローの場合、phy_clk_1xはフル・レートで動作し、かつ2 ビットのwdataしかありません。
フル・レートPHYのライト・データパスは、ハーフ・レートPHYに類似していま す。 IOEブロックはハーフ・レートPHYと同じです。フル・レートPHYは、ハーフ・
レートからフル・レートへの変換ロジックがないため、フル・レートPHYのライ ト・データパスのレイテンシはハーフ・レートPHYより小さくなります。
f Stratix IIIのI/O構造について詳しくは、「Stratix IIIデバイス・ハンドブック Volume 1」 の「External Memory Interfaces in Stratix III Devices」の章および「Stratix IVデバイス・ハ ンドブック Volume 1」の「External Memory Interfaces in Stratix IV Devices」の章を参照 してください。
ALTMEMPHY 信号
この項では、AFI種類のALTMEMPHYメガファンクション・ポートについて説明しま す。
表 5–5～表 5–7に、信号を示します。
1 プリフィックスmem_付き信号はメモリ・デバイスでPHYを接続します；prefix ctl_ 付き信号はコントローラでPHYを接続します。
信号リストは、以下の信号グループで構成されます。
■ SDRAMデバイスへのI/Oインタフェース
■ クロックおよびリセット
■ 外部DLL信号
■ ユーザー・モード・キャリブレーションOCTコントロール
■ ライト・データ・インタフェース
■ リード・データ・インタフェース
■ アドレスおよびコマンド・インタフェース
■ キャリブレーション・コントロールおよびステータス・インタフェース
■ デバッグ・インタフェース
表 5‒5. SDRAM デバイスへのインタフェース ( 注 1)
信号名 タイプ 幅 (2) 説明
mem_addr 出力 MEM_IF_ROWADDR_WIDTH メモリ・ロウおよびカラム・アドレス・バ ス。
mem_ba 出力 MEM_IF_BANKADDR_WIDTH メモリ・バンク・アドレス・バス。
mem_cas_n 出力 1 メモリ・カラム・アドレス・ストローブ。
mem_cke 出力 MEM_IF_CS_WIDTH メモリ・クロック・イネーブル。
mem_clk 双方向 MEM_IF_CLK_PAIR_COUNT メモリ・クロック、ポジティブ・エッジ・ク ロック。 (3)
mem_clk_n 双方向 MEM_IF_CLK_PAIR_COUNT メモリ・クロック、ネガティブ・エッジ・ク ロック。
5–34 第 5 章 : 機能の説明 ̶ALTMEMPHY ALTMEMPHY 信号
mem_cs_n 出力 MEM_IF_CS_WIDTH メモリ・チップ・セレクト信号。
mem_dm 出力 MEM_IF_DM_WIDTH メモリDMバス（オプション）。
mem_dq 双方向 MEM_IF_DWIDTH メモリ双方向データ・バス。
mem_dqs 双方向 MEM_IF_DWIDTH/
MEM_IF_DQ_PER_DQS
メモリ双方向データ・ストローブ・バス。
mem_dqsn 双方向 MEM_IF_DWIDTH/
MEM_IF_DQ_PER_DQS
メモリ双方向データ・ストローブ・バス。
mem_odt 出力 MEM_IF_CS_WIDTH メモリOn-Die Terminationコントロール信号。
mem_ras_n 出力 1 メモリ・ロウ・アドレス・ストローブ。
mem_reset_n 出力 1 メモリ・リセット信号。
mem_we_n 出力 1 メモリ・ライト・イネーブル信号。
表 5–5の注:
(1) I/Oパッドに接続されます。
(2) パラメータ説明は、表 5–8を参照してください。
(3) 出力はメモリ・デバイスに使用され、入力パスはVTトラッキング用にALTMEMPHYメガファンクションにフィードバックさ れます。
表 5‒5. SDRAM デバイスへのインタフェース ( 注 1)
信号名 タイプ 幅 (2) 説明
表 5‒6. AFI 信号 ( その １ )
信号名 タイプ 幅 (1) 説明
クロックおよびリセット
pll_ref_clk 入力 1 PHY PLLへの基準クロック入力。
global_reset_n 入力 1 PLLおよびPHYのすべてのロジックのアク
ティブLowグローバル・リセット。レベル設 定のリセット信号によりシステム全体が完全に リセットされます。 PLLは何らかの状態情報を 維持する場合があります。
soft_reset_n 入力 1 SOPC Builder用のエッジ検出リセットの入力ま
たは他のシステム・ロジックに制御する信号で す。この信号をアサートすると、PHYの完全リ セットをしますが、PHYに使用しているPLL には影響がありません。
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–35 ALTMEMPHY 信号
reset_request_n 出力 1 PLLのロックされた出力に直接接続されて、
SOPC Builderなどの自動化されたツールでオプ ションの使用向けであり、またはいかなる他の システムレベル信号による手動でANDされる ことができ、必要なエッジ検出ロジックと結合 させて、global_reset_n入力にフィード バックされます。
PLL出力がロックされていないことを示すリ セット要求出力。 任意のシステム・レベル・リ セット・コントローラへのリセット要求入力と してこれを使用します。 PLLがロックしている 間(しかし、ロックされません)、この信号は 常にLowです。したがって、この信号を使用 するどのリセット・ロジックにも、レベル検出 ではなく、立ち下がりエッジでリセット要求を 検出すべきです。
ctl_clk 出力 1 コントローラおよびシステム・ロジックに供給
されるハーフ・レート・クロック。非AFI phy_clkと同じ信号です。
ctl_reset_n 出力 1 ctl_clkクロック・ドメインのリセット出力。
その他の信号
aux_half_rate_clk 出力 1 ハーフ・レート・デザインの場合、phy_clk
ポートと同じであるデザインの他の部分で使用 できるphy_clk_1x信号のコピーです。
aux_full_rate_clk 出力 1 フル・レート・デザインの場合、デザインの他
の部分で使用できるmem_clk_2x信号のコ ピーです。
aux_scan_clk 出力 1 PLL及びDLLのリコンフィギュレーション・イ
ンタフェースと接続した任意のユーザー・ロ ジックに低周波数スキャン・クロックを提供し ます。
aux_scan_clk_reset_
n
出力 1 global_reset_nはアサートされるとき、こ
のリセット出力が非同期にアサート（Lowにド ライブされる）されて、かつ
global_reset_nはディアサートされるとき、
aux_scan_clkに同期してディアサート
（Highにドライブされる）されます。
aux_scan_clkでクロックされる任意の外部 回路をリセットすることができます。
ライト・データ・インタフェース
ctl_dqs_burst 入力 MEM_IF_DQS_WIDTH × DWIDTH_RATIO / 2
アサートされると、mem_dqsがドライブされ ます。ctl_dqs_burst 信号は、
ctl_wdata_validの前にアサートされ、正し いタイミングのmem_dqs信号を生成するため に、正確な期間ドライブされなければなりませ ん。
表 5‒6. AFI 信号 ( その ２ )
信号名 タイプ 幅 (1) 説明
5–36 第 5 章 : 機能の説明 ̶ALTMEMPHY ALTMEMPHY 信号
ctl_wdata_valid 入力 MEM_IF_DQS_WIDTH × DWIDTH_RATIO / 2
ライト・データ有効。 ctl_wdataおよび ctl_dm出力イネーブルを生成するために使用 されます。
ctl_wdata 入力 MEM_IF_DWIDTH × DWIDTH_RATIO
mem_dqを生成するために、コントローラから PHYへのデータ書き込み入力。
ctl_dm 入力 MEM_IF_DM_WIDTH × DWIDTH_RATIO
コントローラからPHYへのDM入力。
ctl_wlat 出力 5 ALTMEMPHYコントローラ・ローカル・インタ
フェースに発行される、アドレス/コマンドと ライト・データ間に必要なライト・レイテン シ。
この信号はALTMEMPHYシーケンサがキャリブ レーションを正常に完了するときにのみ有効で あり、そして、通常動作中にどの時点でも変更 しません。
この信号の正当な値の範囲は0～31であり；
かつ、標準値は0～10です。0は主に低CAS レイテンシDDRメモリ・タイプの用です。
リード・データ・インタフェース
ctl_doing_rd 入力 MEM_IF_DQS_WIDTH × DWIDTH_RATIO / 2
読み出し実行中入力。DDRまたはDDR2 SDRAM コントローラが読み出し動作を実行中であるこ とを示します。
コントローラがALTMEMPHYメガファンクショ ンに送られる信号（ctl_doing_rd）を生成 します。ctl_doing_rd信号は、リード・コ マンドを発行するたびに１phy_clkサイクル 間アサートされます。2つのリード・コマンド がある場合、ctl_doing_rdは、2 phy_clk サイクルの間アサートされます。
ctl_doing_rd信号は、キャプチャ・レジス タのイネーブルおよび
ctl_mem_rdata_valid信号の生成にも使用 されます。ctl_doing_rd信号は、リード・
コマンドがALTMEMPHYメガファンクションに 送られるのと同時に発行する必要があります。
ctl_rdata 出力 DWIDTH_RATIO × MEM_IF_DWIDTH
PHYからコントローラへのリード・データ。
ctl_rdata_valid 出力 DWIDTH_RATIO/2 ctl_rdataのリード・データが有効であるこ とを示すリード・データ有効。 コントローラが ハーフ・サイクルまたはハーフ・レート・サイ クルのいずれかに揃えられるリードおよびライ トを発行することができるために、この信号は 2ビット幅です（ハーフ・レートまたは DWIDTH_RATIO = 4がサポートされる場合にの み）。
表 5‒6. AFI 信号 ( その ３ )
信号名 タイプ 幅 (1) 説明
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–37 ALTMEMPHY 信号
ctl_rlat 出力 READ_LAT_WIDTH ctl_doing_rdのアサーションと有効なリー ド・データの戻り(ctl_rdata)間のクロッ ク・サイクル数を備えています。 これは ctl_rlatが使用しないアルテラの高性能コン トローラによる未使用です。
アドレスおよびコマンド・インタフェース
ctl_addr 入力 MEM_IF_ROWADDR_WI DTH × DWIDTH_RATIO / 2
コントローラからのロウ・アドレス。
ctl_ba 入力 MEM_IF_BANKADDR_W
IDTH ×
DWIDTH_RATIO / 2
コントローラからのバンク・アドレス。
ctl_cke 入力 MEM_IF_CS_WIDTH × DWIDTH_RATIO / 2
コントローラからのクロック・イネーブル。
ctl_cs_n 入力 MEM_IF_CS_WIDTH
×DWIDTH_RATIO / 2
コントローラからのチップ・セレクト。
ctl_odt 入力 MEM_IF_CS_WIDTH × DWIDTH_RATIO / 2
コントローラからのOn-Die-Terminationコント ロール。
ctl_ras_n 入力 DWIDTH_RATIO / 2 コントローラからのロウ・アドレス・ストロー
ブ信号。
ctl_we_n 入力 DWIDTH_RATIO / 2 ライト・イネーブル。
ctl_cas_n 入力 DWIDTH_RATIO / 2 コントローラからのカラム・アドレス・スト
ローブ信号。
ctl_rst_n 入力 DWIDTH_RATIO / 2 コントローラからのリセット。
キャリブレーション・コントロールおよびステータス・インタフェース ctl_mem_clk_disable 入力 MEM_IF_CLK_PAIR_
COUNT
アサートされると、mem_clkおよび mem_clk_nがディセーブルされます。
Cyclone IIIデバイスに対してサポートされませ ん。
ctl_cal_success 出力 1 1はキャリブレーションが成功したことを示し
ます。
ctl_cal_fail 出力 1 1はキャリブレーションが失敗したことを示し
ます。
ctl_cal_req 入力 1 アサートされると、新しいキャリブレーショ
ン・シーケンスが開始します。現在サポートさ れていません。
ctl_cal_byte_lane_
sel_n
入力 MEM_IF_DQS_WIDTH × MEM_CS_WIDTH
どのDQSグループをキャリブレーションする かを示します。 サポートされていません。
表 5–6の注:
(1) パラメータの説明は、表 5–8を参照してください。
表 5‒6. AFI 信号 ( その ４ )
信号名 タイプ 幅 (1) 説明