このトピックでは、特定のデバイス・タイプのクロックおよびリセット管理につい て説明します。
Arria GX、Arria II GX、HardCopy II、Stratix II、あよび Stratix II GX デバイ ス
クロッキングおよびリセット・ブロックは、クロック生成、リセット管理、および クロックの位相シフトに使用されます。クロックの配線に使用されるクロック・
ネットワーク・タイプの制御を実行します。
クロック管理
クロック管理機能により、ALTMEMPHYメガファンクションがキャリブレーション中 の最適な再同期化クロック位相を判断し、システム電圧および温度（VT）変動を追 跡することができます。 クロック管理はクロックが互いを基準にする位相シフトに依 存して実現されます。
クロック管理回路は、以下のデバイス・リソースを使用して実装されます。
■ PLL
■ PLLリコンフィギュレーション
■ DLL PLL
ALTMEMPHY MegaWizardインスタンスは、ALTPLLメガファンクション・インスタン
スを自動的に生成します。 ALTPLLメガファンクションは、ALTMEMPHYメガファンク ション内で使用される各種クロック周波数および関連する位相を生成します。
PHYの最小要件は、最高周波数クロックに16の位相があることです。PLLは、With
No Compensationオプションを使用してジッタを低減します。
5–10 第 5 章 : 機能の説明 ̶ALTMEMPHY ブロック説明
最小ジッタを確実にするために、メモリ・インタフェースの同じサイドに配置され ているPLLおよびPLL入力クロック・ピンを選択する必要があります。 ジッタをカ スケードPLLの使用がメモリ・クロック出力はメモリ・デバイス・ジッタ仕様に違 反するため、累積できるのでDDR/DDR2 SDRAMインタフェース用にカスケードPLL が推奨されていません。 また、PLLロックの前に、入力クロックが安定することを確 認します。そうしないと、すべてのPLL出力間の位相関係は正しく設定されている のを確認するために、マニュアルPLLリセットを実行して、PLLを再ロックする必 要があります。
1 PLLをカスケード接続するデザインでは、ソース（アップストリーム）PLLは狭帯域 幅設定にし、デスティネーション（ダウンストリーム）PLLは広帯域幅設定にする 必要があります。クロック・ジッタを低減するには、隣接するPLL間カスケード接 続が推奨されます。
f VCO周波数範囲および使用可能な位相シフトについて詳しくは、該当するデバイス・
ファミリのハンドブックの「PLLs in Stratix II and Stratix II GX Devices」の章を参照して ください。
表 5–4にArria GX、HardCopy II、Stratix II、およびStratix II GXデバイスのクロック出 力を示します。
表 5‒1. Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスにおける DDR/DDR2 SDRAM クロッ キング ( その １ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明 ハーフ・
レート
phy_clk_1x および
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバル ALTMEMPHYメガファ ンクションに対する唯 一のクロック・パラ メータ化。 これらのク ロックは100 MHz以下 でなければならない
（リコンフィギュレー ション用）PLLの scan_clk信号に提供 するために、除算回路 にフィードします。
mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバル クロックDQSおよびメ モリ・デバイスの基準 クロックとして使用さ れます。
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–11 ブロック説明
フル・
レート
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバル ALTMEMPHYメガファ ンクションに対する唯 一のクロック・パラ メータ化。これらのク ロックは100 MHz以下 でなければならない
（リコンフィギュレー ション用）PLLの scan_clk信号に提供 するために、除算回路 にフィードします。
phy_clk_1x (1)
および mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバル クロックDQSおよびメ モリ・デバイスの基準 クロックとして使用さ れます。
ハーフ・
レートお よびフル・
レート
write_clk_2x C2 –90 フル・
レート
グローバル DQSストローブ（また は同等信号）の前に DDR I/O (DDIO)ピンか らデータをクロックす るのに使用されます。
その結果、このクロッ クの位相は
mem_clk_2xの位相よ りも90°進みます。
ハーフ・
レートお よびフル・
レート
mem_clk_ext_2x C3 > 0 フル・
レート
専用 このクロックは、メモ リ・クロック生成に専 用出力ピンを使用する 場合にのみ使用されま す。 Hardcopy IIのみに、
またはHardcopy IIのデ ザイン用のStratix IIの プロトタイプのみに、
適用可能です。
ハーフ・
レートお よびフル・
レート
resync_clk_2x C4 キャリブ レーショ ン済み
フル・
レート
リージョナ ル
キャプチャ・レジスタ の後で再同期レジスタ をクロックします。こ のクロックの位相は、
DQSでクロックされる すべてのDDIOグルー プにおいて、データ有 効ウィンドウの中央に 調整されます。
表 5‒1. Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスにおける DDR/DDR2 SDRAM クロッ キング ( その ２ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明
5–12 第 5 章 : 機能の説明 ̶ALTMEMPHY ブロック説明
フル・レート・クロックおよびリセット管理については、表 5–4を参照してくださ い。PLLはハーフ・レート・デザインとまったく同じようにコンフィギュレーショ ンされます。また、ハーフ・レート・デザインからのPLL情報および制約にも適用 されます。
1 phy_clk_1xは、「1x」と表記されていますがフル・レートです。
ハーフ・
レートお よびフル・
レート
measure_clk_2x C5 キャリブ レーショ ン済み
フル・
レート
リージョナ ル (2)
このクロックはVTの トラッキングに使用さ
れます。 このフリー・
ランニング・クロック は、内部クロックと模 擬パスを通じてフィー ドバックされるクロッ ク間の相対位相シフト を測定するのに使用さ
れます。 この結果、
ALTMEMPHYメガファ ンクションは、FPGA へのVT変動を追跡し て補正することができ ます。
ハーフ・
レートお よびフル・
レート
ac_clk_2x — 0、 90°、
180°、
270°
フル・
レート
グローバル ac_clk_2xクロック は、mem_clk_2x（0°
または180°の位相シ フトを選択する場合）
または
write_clk_2x（90°
または270°の位相シ フトを選択する場合）
から派生します。
mem_clk_2xまたは write_clk_2x信号と アドレスおよびコマン ド・クロックの図の関 係について、 5–7ペー ジの「アドレスおよび コマンド・データパ ス」を参照してくださ い。
表 5–1の注:
(1) フル・レート・デザインでは、_1xクロックはフル・レート・クロックで動作することがあります。
(2) このクロックは、resync_clk_2xクロックと同じクロック・ネットワーク・クロックでなければなりません。
表 5‒1. Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスにおける DDR/DDR2 SDRAM クロッ キング ( その ３ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–13 ブロック説明
最小ジッタを確実にするために、メモリ・インタフェースの同じサイドに配置され ているPLLおよびPLL入力クロック・ピンを選択する必要があります。 ジッタをカ スケードPLLの使用がメモリ・クロック出力はメモリ・デバイス・ジッタ仕様に違 反するため、累積できるのでDDR/DDR2 SDRAMインタフェース用にカスケードPLL が推奨されていません。 また、PLLロックの前に、入力クロックが安定することを確 認します。そうしないと、すべてのPLL出力間の位相関係は正しく設定されている のを確認するために、マニュアルPLLリセットを実行して、PLLを再ロックする必 要があります。 ハーフ・レート・デザインでのPLL制約はフル・レート・デザインに 適用されます。
表 5–2に、Arria II GXデバイスを使用するクロック出力を示します。
表 5‒2. Arria II GX デバイス における DDR/DDR2 SDRAM クロッキング ( その １ ) デザイン・
レート クロック名 (1)
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明 ハーフ・
レート
phy_clk_1x および
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバル ALTMEMPHYメガファ ンクションに対する唯 一のクロック・パラ メータ化。 これらのク ロックは100 MHz以下 でなければならない
（リコンフィギュレー ション用）PLLの scan_clk信号に提供 するために、除算回路 にフィードします。
mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバル クロックDQSおよびメ モリ・デバイスの基準 クロックとして使用さ れます。
5–14 第 5 章 : 機能の説明 ̶ALTMEMPHY ブロック説明
フル・
レート
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバル ALTMEMPHYメガファ ンクションに対する唯 一のクロック・パラ メータ化。これらのク ロックは100 MHz以下 でなければならない
（リコンフィギュレー ション用）PLLの scan_clk信号に提供 するために、除算回路 にフィードします。
phy_clk_1x (1)
および mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバル クロックDQSおよびメ モリ・デバイスの基準 クロックとして使用さ れます。
ハーフ・
レートお よびフル・
レート
未使用 C2 — — — —
ハーフ・
レートお よびフル・
レート
write_clk_2x C3 –90 フル・
レート
グローバル DQSストローブ（また は同等信号）の前に DDR I/O (DDIO)ピンか らデータをクロックす るのに使用されます。
その結果、このクロッ クの位相は
mem_clk_2xの位相よ りも90°進みます。
表 5‒2. Arria II GX デバイス における DDR/DDR2 SDRAM クロッキング ( その ２ ) デザイン・
レート クロック名 (1)
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明