クロック管理回路は、ALTPLLメガファンクションを使用して実装されます。
ALTPLLメガファンクションは、ALTMEMPHYメガファンクション内でインスタンス化され、ALTMEMPHYメガファンクション
およびメモリ・コントローラで使用されるすべてのクロックを生成します。
PHYの最小要件は、最高周波数クロックに48の位相があることです。PLLは他のデバイス・ファミリと異なり、Normalモー ドを使用します。With no compensationオプションにPLLを設定する必要がないように、ノーマル・モードのCyclone III PLL 図 5‒5. Arria GX、Arria II GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX デバイスの ALTMEMPHY リセット管理ブロック ( 注 1)
図 5–5の注:
(1) Arria II GXおよびCyclone IIIデバイスのリセット回路でPLLリコンフィギュレーション・ブロックがありません。
PLL
Q SETQ
CLR D
Q SETQ
CLR D
Q SETQ
CLR D Q
SETQ
CLR D
Q SETQ
CLR D
PLL reconfig
Q SETQ CLR D
soft_reset_n global_reset_n
pll_ref_clk
phy_clk_out reset_request_n
phy_internal_reset_n areset (active HIGH)
pll_reconfig_reset_ams_n
pll_reconfig_reset_ams_n_r
refclk
c0 locked
reset_master_ams scan_clk
reset
global_pre_clear
Reset pipes
PHY resets pll_reset
pll_locked
Optional reset_request_n edge detect and reset counter Another
system clock
clk_divider_reset_n clk divider circuit phy_clk
reset_n scan_clk
clk_div_reset_ams_n
clk_div_reset_ams_n_r
pll_reconfig_soft_reset_en
pll_reconfig_reset_n
global_or_soft_reset_n
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–19 ブロック説明
最小ジッタを確実にするために、メモリ・インタフェースの同じサイドに配置され ているPLLおよびPLL入力クロック・ピンを選択する必要があります。 ジッタが累 積できるため、カスケードPLLが推奨されなく、メモリ出力クロックがメモリ・デ バイス・ジッタ仕様に違反する可能性があります。また、PLLロックの前に、入力 クロックが安定することを確認します。そうしないと、すべてのPLL出力間の位相 関係は正しく設定されているのを確認するには、マニュアルPLLリセットを実行し て、PLLを再ロックする必要があります。
表 5–3に、ALTPLLメガファンクションで生成されるクロックを示します。
表 5‒3. Cyclone III デバイスにおける DDR/DDR2 SDRAM クロッキング ( その １ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロッ ク・レー
ト
クロック・
ネット ワーク・
タイプ 説明
ハーフ・
レート
phy_clk_1x
および
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバ ル
ALTMEMPHYメガファンク ションに対してコントロー ラで使用される唯一のハー フ・レート・クロック・パ ラメータ化。このクロック はフル・レート・コント ローラに使用されません。
また、このクロックはリコ ンフィギュレーションの PLL scan_clk信号を提供 するように、ディバイダ回 路に供給されます。
mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバ ル
DQS信号およびメモリ・ク ロックを生成し、およびフ ル・レート・モードのPHY をクロックするのに使用さ れます。
5–20 第 5 章 : 機能の説明 ̶ALTMEMPHY ブロック説明
フル・
レート
aux_half_rate_
clk
C0 0 ハーフ・
レート
グローバ ル
ALTMEMPHYメガファンク ションに対してコントロー ラで使用される唯一のハー フ・レート・クロック・パ ラメータ化。このクロック はフル・レート・コント ローラに使用されません。
また、このクロックはリコ ンフィギュレーション用 PLL scan_clk信号を提供 するように、ディバイダ回 路に供給されます。
phy_clk_1x
および mem_clk_2x
および aux_full_
rate_clk
C1 0 フル・
レート
グローバ ル
DQS信号およびメモリ・ク ロックを生成し、およびフ ル・レート・モードのPHY をクロックするのに使用さ れます。
ハーフ・
レートお よびフル・
レート
write_clk_2x C2 -90 フル・
レート
グローバ ル
メモリへの書き込みを実行 するとき、データ（DQ）
をクロックします。
ハーフ・
レートお よびフル・
レート
resynch_clk_2x C3 キャリブ レーショ ン済み
フル・
レート
グローバ ル
キャプチャしたリード・
データのキャプチャおよび 再同期化に使用されるフ ル・レート・クロックで す。キャプチャおよび再同 期化クロックには、コント ロール・シーケンサ・ブ ロックによりPLLリコン フィギュレーション・ロ ジックを通じて制御される 可変位相があります。
表 5‒3. Cyclone III デバイスにおける DDR/DDR2 SDRAM クロッキング ( その ２ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロッ ク・レー
ト
クロック・
ネット ワーク・
タイプ 説明
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–21 ブロック説明
リセット管理
Cyclone IIIデバイスのリセット管理は、Stratix IIデバイスの場合と同じ方法でインス
タンス化されます。
Stratix III および Stratix IV デバイス
クロッキングおよびリセット・ブロックは、クロック生成、リセット管理、および クロックの位相シフトに使用されます。 また、クロックの配線に使用されるクロッ ク・ネットワーク・タイプの制御を実行します。
キャリブレーション中の最適な位相を判断し、電圧および温度変動を追跡する
ALTMEMPHYメガファンクションの能力は、クロックが互いを基準にする位相シフト
に依存します。
1 いくつかのクロックはALTMEMPHYメガファンクションの動作中に位相シフトする必 要があります。
クロック管理回路は、以下を使用して実装されます。
■ PLL
■ DLL PLL
ALTMEMPHY MegaWizardインタフェースは、ALTPLLメガファンクション・インスタ
ンスを自動的に生成します。ALTPLLメガファンクションは、ALTMEMPHYメガファン クション内で使用される各種クロック周波数および関連する位相を生成します。
ハーフ・
レートお よびフル・
レート
measure_clk_2x C4 キャリブ レーショ ン済み
フル・
レート
グローバ ル
このクロックはVTのト ラッキングに使用されま す。このフリー・ランニン グ・クロックは、内部ク ロックと模擬パスを通じて フィードバックされるク ロック間の相対位相シフト を測定するのに使用されま す。この結果、FPGAへの VT効果を追跡して補正す ることができます。
ハーフ・
レートお よびフル・
レート
ac_clk_2x — 0°、 90°、
180°、
270°
フル・
レート
グローバ ル
このクロックは
mem_clk_2x（0°または 180°の位相シフトを選択 する場合）または
write_clk_2x（90°また は270°の位相シフトを選 択する場合）から派生しま す（5–7ページの「アドレ スおよびコマンド・データ パス」を参照）。
表 5‒3. Cyclone III デバイスにおける DDR/DDR2 SDRAM クロッキング ( その ３ )
デザイン・
レート クロック名
ポストス ケール・
カウンタ
位相 (度)
クロッ ク・レー
ト
クロック・
ネット ワーク・
タイプ 説明
5–22 第 5 章 : 機能の説明 ̶ALTMEMPHY ブロック説明
デバイス・ファミリはさまざまなPLL機能を備えています。 PHYの最小要件は、最高 周波数クロックに16の位相があることです PLLは、 With No Compensation動作モード を使用してジッタを低減します。PLL補償モードを変更すると、不正確なタイミン グ結果が発生する可能性があります。
最小ジッタを確実にするために、メモリ・インタフェースの同じサイドに配置され ているPLLおよびPLL入力クロック・ピンを選択する必要があります。 ジッタが累 積できるため、カスケードPLLが推奨されなく、メモリ出力クロックがメモリ・デ バイス・ジッタ仕様に違反する可能性があります。 また、PLLロックの前に、入力ク ロックが安定することを確認します。そうしないと、すべてのPLL出力間の位相関 係は正しく設定されているのを確認するには、マニュアルPLLリセットを実行し
（global_reset_n信号をLowにドライブすることにより）、そしてPLLを再ロッ クする必要があります。.
f VCO周波数範囲および使用可能な位相シフトについて詳しくは、「Stratix IIIデバイス・
ハンドブック Volume 1」の「Clock Networks and PLLs in Stratix III Devices」の章または
「Stratix IVデバイス・ハンドブック Volume 1」の「Clock Networks and PLLs in Stratix IV
Devices」の章を参照してください。
Stratix IVおよびStratix IIIデバイスの場合、PLLリコンフィギュレーション・メガ ファンクションを使用する代わりに、PLLのリコンフィギュレーションはPLLの位 相シフト入力を使用して行われます。 表 5–4に、Stratix IVおよびStratix IIIのPLLク ロック出力を示します。
表 5‒4. Stratix IV および Stratix III デバイスにおける DDR2 SDRAM クロッキング ( その １ ) デザイン・
レート クロック名 (1)
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明 ハーフ・
レート
phy_clk_1x
および aux_half_
rate_clk
C0 30 ハーフ・
レート
グローバル ALTMEMPHYメガファン クションに対する唯一 のクロック・パラメー タ化。書き込みデータ およびDQSに対する適 切なハーフ・レートか らフル・レートへの転 送を実行するために、
30°に設定されます。 ま た、このクロックはリ コンフィギュレーショ ンのPLL scan_clk信 号を提供するように、
ディバイダ回路に供給 されます。
aux_full_
rate_clk
C2 60 フル・
レート
グローバル aux_clkです。 60°オフ セットは、
phy_clk_1xにあるオ フセットでエッジ・ア ラインメントを維持し ます。
第 5 章 : 機能の説明 ̶ALTMEMPHY 5–23 ブロック説明
フル・レー ト
aux_half_
rate_clk
C0 0 ハーフ・
レート
グローバル aux_clkです。
phy_clk_1x
および aux_full_
rate_clk
C2 0 フル・
レート
グローバル ALTMEMPHYメガファン クションに対する唯一 のクロック・パラメー タ化。また、このク ロックはリコンフィ ギュレーションのPLL scan_clk信号を提供 するように、ディバイ ダ回路に供給されます。
ハーフ・
レートおよ びフル・
レート
mem_clk_2x C1 0 フル・
レート
スペシャル DLLに基準クロックを 供給するmem_clkを 生成します。以下に示 すHDLを使用して、
mem_clkのためのリー ジョナル配線リソース で選択する専用配線リ ソースはPLLからDLL に存在します。
(-name
global_signal dual_regional _clock;
-to dll~DFFIN -name
global_signal off)。外部DLLを使用 するときは、同様にこ の属性を外部DLLに適 用します。
ハーフ・
レートおよ びフル・
レート
write_clk_
2x
C3 –90 フル・
レート
デュアル・
リージョナ ル
DQSストローブ（また は同等信号）の前にダ ブル・データ・レート 入力/出力（DDIO）ピ ンからデータをクロッ クします。その結果、
このクロックの位相は mem_clk_2xの位相よ りも90°進みます。
表 5‒4. Stratix IV および Stratix III デバイスにおける DDR2 SDRAM クロッキング ( その ２ ) デザイン・
レート クロック名 (1)
ポストス ケール・
カウンタ
位相 (度)
クロック・
レート
クロック・
ネットワー
ク・タイプ 説明