山梨大学大学院
医工農学総合教育部
博士課程学位論文
ワイドバンドギャップ半導体デバイスの高性能化
及び新規プロセス開発
2019 年 3 月
葛西 駿
目次
第１章 序論
1.1 研究背景 1.2 研究目的 1.3 参考文献第２章 本研究に関する諸原理
2.1 成膜技術について 2.2 実験装置について 2.3 電気伝導機構 2.4 絶縁膜中の電荷 2.5 界面準位密度の評価方法 2.6 参考文献第３章 パワーデバイス用化合物半導体
3.1 パワーデバイス用化合物半導体の現状と特徴 3.2 炭化ケイ素（SiC）の特徴と現状 3.3 窒化ガリウム（GaN）の特徴と現状 3.4 GaN と SiC の比較 3.5 参考文献第４章 窒素イオン注入による素子分離
5.1 実験目的 5.2 窒素イオン注入による素子分離の検討 5.3 窒素イオンのドーズ量による比較 5.4 窒素イオンの注入エネルギーによる比較 5.5 ラザフォード後方散乱方による窒素イオン注入層の結晶評価 5.6 参考文献第５章 斜め Mg イオン注入を用いた Halo 構造 GaN MISFET
6.1 実験目的 6.2 実験条件 6.3 実験結果
第６章 自立 GaN 基板を用いた Halo 構造 GaN MISFET
7.1 実験目的 7.2 実験条件 7.3 実験結果 7.4 参考文献第７章 総括
謝辞
第１章 序論
1.1 研究背景
半導体デバイスは、我々の日常生活に存在し大きな影響を与えている。コンピュー タはもちろんのこと、携帯電話、電卓、時計、カメラ、家庭用電気製品、クレジット カードや身分証明書などあらゆるものに入り込んでおり、その消費量は益々増大する と予想される。コンピュータの心臓部は CPU（central processing unit : 中央演算装置） と呼ばれる、小さなシリコン(Si)の半導体チップである。1cm 四方程度の Si 結晶上に 何億個ものトランジスタが作りこまれた非常に大規模な電子回路であり、VLSI（very large scale integrated circuit : 大規模集積回路）と呼ぶ。VLSI には、0,1 のビットデー タを大量に記憶するメモリチップ、画像を撮影するイメージ・センサチップ、その他 さまざまな機能を持ったチップが開発されている。それら VLSI を構成するダイオー ドやトランジスタのような単体素子を半導体デバイスと呼ぶ。いくつかの主な半導体 デバイスを時代順に、表 1.1.1 に示す。
表 1.1.1
Physics of Semiconductor Devices by Sze より
VLSI における最も重要なデバイスは MOSFET である。これは、1960 年 Kahng と Atalla
年 半導体デバイス 著者/発明者 参考文献
1874 金属一半導体接触 Braun 1
1907 発光ダイオード Round 2
1947 バイポーラトランジスタ Bardeen, Brattain, ShockleY 3
1949 pn接合 Shockley 4
1952 サイリスタ Ebers 5
1954 太陽電地 Chapin, Fuller, Pearson 6 1957 ヘテロ接合バイポーラトランジスタ Kroemer 7
1958 トンネルダイオード Esaki 8
1960 MOSFET Kahng, and Atalla 9
1962 レーザ Hall et al. 10
1963 ヘテロ構造レーザ Kroemer, Alfer ov,Kazarinov 11,12
1963 バルク効果デバイス Gunn 13
1965 IMPATTダイオード Johnston, Deloach, Cohen 14
1966 MESFET Mead 15
1967 不揮発性半導体メモリ Kahng and Sze 16
1970 CCD Boyle and Smith 17
1974 共鳴トンネルダイオード Chang, Esaki, Tsu 18 1980 MODFET Mimura et al. 19
1994 室温SEMC Yano et al. 20
日の MOSFET は、サブミクロンのかなり短いところまで縮小されているが、最初の MOFET に使われた Si とその熱酸化膜の組み合わせは、今も最も重要な材料の組み合 わせとして使用されている。MOSFET および関連の集積回路は今日の半導体市場の 90%を占めている。 前述の通り、半導体デバイスにおける半導体材料の多くは、Si である。情報処理、 ロジックデバイスの分野では、Si は低電圧低消費電力で、演算処理を速くできるので、 この分野では非常に適した材料である。しかし、こと大電力を変換するパワーデバイ スの分野では適していない。Si はバンドギャップが狭く、絶縁破壊電界も低いために 高温・高圧下における動作には不向きだからである。現状は、高電圧下では壊れてし まうため、デバイスを複数使い、一つあたりの電圧を下げて使用している。しかし、 その場合、寄生抵抗増え、損失が多くなり熱を発生させる。前述の通り、Si は高温動 作には不向きであるため、熱を冷やすため、冷却装置を使う必要がある。実際にはモ ーターを使って水を流す冷却装置を使っているが、無駄なエネルギー消費や実装面積 の増加につながる。高温、高圧下でも動作できる半導体デバイスの実現のためには、 その材料の物性値が大きく関わっている。Si ではその物性値で決まる理論的性能限界 に近づいており、Si 半導体デバイスの性能向上について今後飛躍的な発展を期待する ことは困難であると言われている。ここで、Si デバイスに代わるものとして化合物半 導体が注目されている。窒化ガリウム(GaN)および炭化シリコン(SiC)に代表されるワ イドバンドギャップ半導体は、表 1.1.2 に示すように主な物理定数は Si に比べ、電子 移動度、飽和速度、絶縁破壊電界において優れた値を有している[22-26]。
表 1.1.2 ＊AlGaN/GaN における 2DEG 内の移動度 GaN、SiC といったワイドバンドギャップ半導体は、キャリアの熱励起が生じにく く、数百oC の高温化でも安定に動作する半導体デバイスを作ることができる。 例えば、これらを使うことで損失が少なく冷却装置のない集積回路のワンパッケージ 化が実現できる。またパソコンなどの精密機器のアダプターの電源を小さくして内蔵 することも可能である。GaN の場合、もともと高周波の分野で注目され、航空管制、 船舶監視、気象観測などのレーダー通信網に使われるぐらい高周波特性にも優れてお り、高出力電力変換用として非常に適している。 よって化合物半導体を用いることで、過酷環境下でも安定に動作する半導体電子デ バイスの作製が可能であり、回路のワンパッケージ化、小型軽量化、水冷システムの 簡略化が可能と予想されるため大幅な縮小化また省エネルギー化が望めるため研究 が日々盛んに行われている。
Si GaAs 4H-SiC GaN
バンドギャップ [eV] 1.12 1.43 3.25 3.39 電子移動度 [cm2 /Vs] 1400 8500 1000 900 (*2000) 正孔移動度 [cm2 /Vs] 600 400 120 400 絶縁破壊電界[MV/cm] 0.3 0.4 2.2 3.3 熱伝導率[W/cm・K] 1.5 0.5 4.9 2.0 飽和速度 [107 cm/s] 1.0 2.0 2.2 2.7
1.2 研究目的
近年の半導体市場において、化合物半導体電子デバイスへの強い要求はハイパワー デバイス、高周波デバイスなどが主なものである。このため、半導体電子デバイスの さらなる高性能化ため様々な手法がとられ研究されている。半導体電子デバイスの高 性能化の指針として高効率化、高駆動能力化、高速化などが挙げられるが、これらを 実現するための手法の一つに、オン抵抗の低減化が有効であることは周知の事実であ る。オン抵抗とは電流－電圧特性における線形領域の傾きの逆数で表せる。したがっ て、オン抵抗を低減することで、動作領域が拡大し半導体電子デバイスの高効率化に つながる。また、相互コンダクタンスはトランジスタの電気的性能を測る重要な指標 であり、入力電圧振幅に対する出力電流振幅の比(ΔI(出力電流振幅)/ΔV(入力電圧振 幅))で定義される。すなわち相互コンダクタンスは出力端子に接続されている負荷の 容量を駆動する電流の大きさを示すパラメータである。この値が大きいほどトランジ スタは高速に動作できる。本研究では、Si よりも優れた物性値を有する化合物半導体 である GaN（ガリウムナイトライド）を用いて、高性能デバイスの作製及び新規プロ セス開発を目的とする。1.3 参考文献
[1] Braun, “Uber ae Stromleitung durch Schwefelmetalle,”Ann. Phys. Chem., 153,556(1874) [2] H.J. Round, “A Note On Carborundum,"Electron. World, 19,309(1907).
[3] Bardeen and W.H. Brattain, “The Transistor a Semiconductor Triode,"Phys. Rev., 71, 230(1948)
[4] W Shockley, “The Theory of p-n Junction in Semiconductors and p-n Junction Transistors," Bell Syst. Tech. J., 28,435(1949)
[5] J. J. Ebers, “Four Terminal p-n-p-n Transistors," Proc. IRE, 40, 1361(1952)
[6] D, M, Chapin, C, S, Fuller and Go L. Pearson, “A New Silicon p-n Junction Photocell for Converting Solar Radiation into Electrical Power,” J. Appl, Phys, 25,676(1954)
[7] H, Kroemer “Theory of a Wide-Gap Emitter for Transistors," Proc .IRE, 45, 1535(1957) [8] Esaki, “New Phenomenon in Narrow Germanium p-n Junctions," Phys. Rev., 109,
603(1958)
[9] D. Kahng and M.M.Atalla, “Silicon-Silicon Dioxide Surface Device, "in IRE Device Research Conference, Pittsburgh, 1960. (The paper can be found in Ref. 3.)
[10] R. N. Hall, et al., “Coherent Light Emission from GaAs Junction” Phys. Rev. Lett, 9, 366 (1962).
[11] H. Kroemer, “A Proposed Class of Heterojunction Injection Lasers,"Proc, IEEE, 51, 1782(1963).
[12] I. Alferov and R. F. Kazarinov, “Semiconductor Laser with Electrical Pumping," U.S.S.R. Patent 181, 737(1963).
[13] J. B. Gunn, “Microwave Oscillations of Current in Ⅲ-Ⅴ Semiconductors," Solid State Commun., 1, 88(1963).
[14] R. L. Johnston, B. C. DeLoach.Jr., and B. G. Cohen, “A Silicon Diode Microwave Oscillator," Bell Syst . Tech. J., 44,369(1965)
[15] C. A. Mead, “Schottky Barrier Gate Field Effect Transistor," Proc, IEEE, 54, 307(1966) [16] D. Kahng and S.M. Sze, “A Floating Cate and Its Application to Memory Devices," Bell
Syst. Tech. J., 46, 1283(1967).
[17] K. Yano, et al. “Room Temperature Single Electron Memory," IEEE Trans. Electron Devices, 41, 1628(1994)
[18] W. S. Boyle and G. E. Smith, “Charge Coupled Semiconductor Device, "Bell Syst. Tech. J.," 49,587 (1970)
[19] L. L. Chang, L. Esaki, and R. Tsu, ”Resonant Tunneling in Semiconductor Double Barriers,” Appl. Phys, Lett, 24, 593(1974).
CaAs/n-Al.Ga1-x as HeteroJunction,” Jpn. J. Appl. Phys., 19, L225(1980).
[21] Chau, “30 nm and 20 nm Physical Gate Length CMOS Transistors", 2001 Silicon Nano electronics Workshop, Kyoto, p.2 (2001).
[22] T. Paul Chow and Ritu Tyagi, “Wide Bandgap Compound Semiconductors for Superior High-Voltage Unipolar Power Devices”, IEEE TRANSACTIONS ON ELECTRON
DEVICES, vol. 41, no. 8, August 1994 pp. 1481 – 1483.
[23] Robert F. Davis, J. W. Palmoue, and J. A. Edmond, “A review of the status of diamond and silicon carbide devices for high-power, -temperature, and -frequency applications”,
IEEE International Electron Devices Meeting 1990, Technical Digest 9-12 December
1990 pp. 785 -788F.
[24] 四戸孝, “SiC パワーデバイス”, 東芝レビュー vol. 59, no. 2, 2004.
[25] 中村徹, 三島友義 共著, “超高速エレクトロニクス”, 電子情報通信レクチャーシ リーズ D-18F.
[26] Yasuhiro Uemoto and Makoto Kitabatake, “High Performance Power Semiconductor Devices with Wide Bandgap Materials”, Matsushita Technical Journal, vol. 52, no. 1, February 2006F.
第２章 本研究に関する諸原理
2.1 成膜技術について
今日の LSI における成膜技術は重要な役割を担っており、ゲート絶縁膜、側壁絶縁 膜、素子分離、層間絶縁膜などと、様々な用途に用いられ、その役割に応じて成膜方 法も異なる。以下に種々の成膜技術の特徴を述べる。 2.1.1 ドライ酸化 最も基本的な Si の酸化方法であり、シリコン LSI 隆盛の大きな理由の一つである。 成膜方法も乾燥酸素雰囲気に Si をさらして熱酸化するという容易な方法であるにも 関わらず、良質な絶縁膜を形成できることから、今日のプロセスにおいて非常に良く 使われる。化学式は以下のように表される。 𝐒𝐢 + 𝐎𝟐 → 𝐒𝐢𝐎𝟐 ドライ酸化でできた SiO2は、化学的に安定（耐酸、耐アルカリ、耐湿）、機械的に安 定、絶縁性に優れる、熱的に安定である。しかし、ドライ酸化ができる半導体材料が 限られているとこや、複雑な構造をしたデバイスには不向きである。 2.1.2 ウェット酸化 水蒸気雰囲気に Si をさらして熱酸化する。化学式は下のように表される。 Si + 2H2O → SiO2+ 2𝐻2 SiO2中の H2の固溶度は O2の 1000 倍である。つまり、ドライ酸化と比較して酸化レ ートが速い。また、経時絶縁破壊寿命に優れる。 水蒸気の発生方法は以下の方法がある。 ・純粋のバブリング ・水素と酸素の反応 2H2+ 𝑂2 → 2𝐻2𝑂燃焼反応：～900℃ BOX 酸化（Burning Oxidation） 触媒反応：～350℃ WVG 酸化（Water Vapor Generator）
2.1.3 塩酸酸化 酸化性雰囲気（O2、H2O）に HCl を添加する。化学式は以下のようになる。 4HCl + 𝑂2 → 2H2𝑂 + 2𝐶𝑙2 水が発生するため、酸化レートは早くなる。可動イオンの中和、重金属を蒸気圧の高 い塩化物として除去するため、絶縁耐圧の向上、少数キャリアライフタイム向上、界 面準位密度低減が期待できる。しかし、濃度が高いと基板表面荒れや、膜中の Cl が
慮が必要となる。 2.1.4 ラジカル酸化 ラジカル酸素に Si をさらすことで酸化膜を形成する。反応性の高い O*により、酸 素欠損の少ない緻密な酸化膜を形成できる。化学式を以下に示す。 Si + 2𝑂∗ → 𝑆𝑖𝑂 2 ラジカル酸化は界面遷移層が少なく、膜中に水素を含まない。また基板面方位依存性 が少なく、立法構造を均一に酸化できる。 ラジカルの発生方法は以下の方法がある。 ・オゾンガスの供給 𝑂3 → 𝑂2+ 𝑂∗ ・酸素プラズマ（マイクロ波、RF 波による放電） 𝑂2 → 2𝑂∗ ・ISSG、LPRO(*) 𝐻2+ 𝑂2 → +𝐻2𝑂 + 𝑂∗
(*)ISSG : In Situ Steam Generation, LPRO : Low Pressure Radical Oxidation
2.1.5 プラズマ化学気相堆積装置 化学的気相成長法は薄膜作製法の中でも、比較的自由度が高く多様性に富んだ手法 である。薄膜を形成するための原料は気体であるため、原料物質の選択肢が広い。つ まり気体原料はそのままで、また液体および固体原料は気化して用いることができる。 また、プラズマを用いることにより、気相中にさまざまな化学種（原子・分子、イオ ン、ラジカルなど）が生成される。この化学種が、薄膜形成過程においていろいろな 役割を果すことができ、多様な堆積膜を形成可能である。PECVD は、無機物質から 有機物質さらにそれらの複合物質まで、さまざまな物質の成膜に応用されている。LSI における CVD 絶縁膜は用途により要求される項目は異なるが、大きな共通課題は低 温化と、埋め込み・ステップカバレッジである。TEOS(Tetraethoxysilane:Si(OC2H5)4) を用いた CVD 装置の特徴として、膜厚の均一性が SiH4系の HTO 膜よりも良く、ウ エハ面内でも±2%以内のものが容易に作ることができる。ステップカバレッジも極 めて良好で段差上下での膜厚差が少なく、埋め込み特性も良好である。また、形成圧 力を上げるとステップカバレッジが向上するという傾向が見られるのも、TEOS を用 いた CVD 酸化膜の特徴である[1]。しかし TEOS の熱分解を利用した熱 CVD では高 温プロセスで行うため、プロセス上での制限がある。表 2.1.5.1 に、SiO2を形成する ための成膜技術の概要を示す。
表2.1.5.1
HTO : High Temperature Oxide TrisDMAS : C6H19N3Si
BSG : Bro-silicate Glass LTO : Li4Ti5O12
TMB : C22H37NO5 低温化プロセスを実現する手段としてグロー放電によるプラズマ CVD 法が有効で ある。一般的な TEOS を用いた CVD では、原料ガスの TEOS ガスまたはモノシラン (SiH4)ガスと O2 ガスを同一の流入口から流し、高周波により励起された O ラジカル と原料ガスが反応し気相中で SiO2 クラスタが形成され、それが基板上に降り積もり 堆積する。そのため、緻密な膜は得られず、SiO2/基板界面での欠陥が多くなってしま う。成膜スピードは速いことから、TEOS は主に層間絶縁膜、加工用の厚膜ハードマ スクに多く用いられている。HTO は成長速度が遅く、高品質であるためセル、セル 周辺の絶縁膜として多く用いられる。しかし、HTO は前述の通り、高温プロセスで あるためプロセス上の制限を強いられてしまう。
2.2 電気伝導機構
2.2.1 金属―半導体接触における電流輸送機構 理想的な金属と半導体の接触の場合、n 型半導体と金属の仕事関数の関係がφM< φS のとき、電子に対するエネルギー障壁はできず、電流対電圧特性は直線となりオ ームの法則に従う。理想的なオーミック接触を形成できた場合、抵抗成分は半導体の 抵抗だけとなる。しかし、半導体表面の自然酸化膜や不純物の汚染、また金属と半導 体との界面で反応が起こり、その化合物が形成されるため、単純な理論計算と実験値 とでは一致しない。よって、金属と半導体の接合は多くの場合ショットキー接触とな ることが知られている。そのため、金属と半導体との接触界面の電位障壁が余分な抵 抗が生じる。これがコンタクト抵抗である。また、この電位障壁をショットキー障壁 と呼ぶ。しかし、φM >φS の条件でのオーミック特性を示す場合がある。これは、 金属－半導体接合を流れる電流輸送機構には半導体表面のドナー濃度により下記の 3 成膜方法 名称 原料 温度 TEOS Si(OC2H5)4 ~680o C BSG Si(OC2H5)4 + TMB ~680o C HTO SiH2Cl2 + N2O ~780o C ALD-SiO2 TrisDMAS + O3 ~550o C LTO-SiO2 LTO520 + O3 ~350o C CVD ALD・熱電子放出(Thermionic Emission:TE) 半導体中のドーピング濃度が低い場合(1016/cm3程度)、空乏層は大きく広がる。こ の場合、金属/半導体接合を流れる電流に寄与する電子は、ショットキー障壁よりも 大きなエネルギーを有する電子である。そのためこの機構におけるコンタクト抵抗は ショットキー障壁高さのみに依存する。この電流輸送機構は熱電子放出(Thermionic Emission : TE)と呼ばれている[1-2]。このときのコンタクト抵抗率ρ𝐶は(2.2.1.1)式で表 される。 ρ𝐶 = 𝑘𝑇𝑞𝐴𝑒𝑥𝑝 (∅𝑘𝑇𝐵) (2.2.1.1) A はリチャードソン定数と呼ばれ A = 4𝜋𝑚∗ℎ𝑞(𝑘𝑇)3 2 (2.2.1.2) で表される
・熱電子―電界放出(Thermionic Field Emission : TFE)
半導体中のドーピング濃度が高濃度(1017 ～ 1019/cm3程度)である場合、空乏層は狭
まり、フェルミ準位から熱的に励起されたキャリアがトンネル効果により電位障壁を 透過して流れる電流が増加し、熱電子による電流に対して無視できなくなる。この電 流輸送機構は熱電子―電界放出(Thermionic Field Emission : TFE)と呼ばれている[3]。
ρ𝐶 = 𝑘𝑇 𝑞𝐴 𝑘𝑇 [√𝜋(∅𝐵+ 𝑢𝐹)𝐸00] × cosh (𝐸00 𝑘𝑇) [√coth ( 𝐸00 𝑘𝑇)] × exp ( ∅𝐵+ 𝑢𝐹 𝐸0 − 𝑢𝐹 𝑘𝑇) (2.2.1.3) 𝑢𝐹はχ − 𝜑𝑆で表される。 𝐸00は特性エネルギーと呼ばれ 𝐸0 = 𝐸00coth (𝐸00 𝑘𝑇) (2.2.1.4) で表される。
・電界放出(Field Emission : FE)
半導体中のドーピング濃度がさらに高濃度(1019/cm3～ )でぁる場合、空乏層はさら
に狭まり、フェルミ準位近傍のキヤリアによるトンネル電流が増加する。この電流輸 送機構は電界放出(Field Emission : FE)と呼ばれている[3]。
ρ𝐶 = [𝑘𝑇𝑠𝑖𝑛(𝜋𝑐𝐴𝜋𝑞 1𝑘𝑇)exp ( −∅𝐵 𝐸00) − 𝐴𝑐1𝑞 (𝑐1𝑘𝑇)2exp ( −∅𝐵 𝐸00 − 𝑐1𝑢𝐹)] −1 (2.2.1.4) ここで𝑐1は c1 = 2𝐸1 00𝑙𝑛 [ 4∅𝐵 𝑢𝐹] (2.2.1.5) (a) (b) (c) 図 2.2.1.1 金属-半導体接触における電流輸送機構 (a) 熱電子放出モデルのバンド図 (b) 熱電子-電界放出モデルのバンド図 (c) 電界放出モデルのバンド図
2.2.2 金属―絶縁膜―半導体接触における電流輸送機構 ここでは特に、MOS 構造におけるリーク電流の機構について説明する。理想的な 絶縁膜の電気伝導は 0 である。しかし、実際にはキャリアの伝導が存在し、この伝導 は高電界や高温環境で強くなる。図 2.2.2.1 に MOS 構造における各リーク電流の伝 導機構をエネルギーバンド図を用いて示す[4]。 ・Poole-Frenkel ( PF )
Poole-Frenkel emission (PFE)は、絶縁膜中に捕獲された電子の放出によって起こる。 トラップからの電子の供給は、熱励起によって行われる。絶縁膜に欠陥が多く、トラ ップされることでこの電流輸送機構が働いてしまうため、望ましくないリーク電流で ある。トラップ準位がポテンシャル障壁をもつ場合、PFE による電流は、以下の式の ように示される。[5] J = σ(0)Eexp(−𝑞(∅𝑡−𝑛√𝑞𝐸/𝜋𝜀𝑖) 𝑘𝑇 ) (2.2.2.1) PFE が支配的である場合、log(J/E)と E1/2でプロット（PF プロット）すると直線の関 係が得られる。σ(0)は低電界での電気伝導率，φtはトラップの障壁高さ，εi ( ε0•εr ) は 誘電率，q は素電荷量を表す。また、n の値は，一般的に 1 から 2 までの値をとり、 その間であれば伝導機構が、PF 型であることを支持している。[6] ・Fowler-Nordheim ( FN ) トンネル効果による電流機構のことである。古典力学では電子のエネルギーよりポ テンシャル障壁が高い場合、障壁を越えることができずに全反射される。しかし、量 子力学において、電子はある確率で障壁を通り抜けることができる（トンネル効果）。 電子の状態は波動関数で表され、その透過率はポテンシャル障壁の高さと厚さに依存 する。MOS 構造の場合、高電界を印加し、3~4nm 程度の厚さになったときに FN 電流 が見え始める。ポテンシャルの高さは絶縁膜と半導体の物性値で決まり、それぞれの 伝導帯の差（ΔEC）によってきまり、その差が大きいほど、電子の透過率は低くなる。 この FN 電流は高電界を印加すれば必ず起こるので、絶縁膜として避けることのでき ないリーク電流である。また、トンネル電流は印加電圧に依存するが温度には依存し ない。式は以下のように示される。[7] J =8𝜋ℎ∅𝑞2𝐸2 𝐵exp( 8𝜋(2𝑚∗∅ 𝐵 3)1/2 3𝑞ℎ𝐸 ) (2.2.2.2) 以上の式より、FN 電流が支配的である場合、log(J/E2)と 1/E の関係でプロット（FN
プロット）すると直線の関係が得られる。また FN プロットから得られる傾きから、 絶縁膜に対するバリアハイトΦBが得られる。 (a) (b) 図 2.2.2.1 MOS 構造における各リーク電流の伝導機構エネルギーバンド図 (a) Fowler-Nordheim 型 (b) Poole-Frenkel 型 その他、絶縁膜中のキャリア伝導メカニズムとして、イオン伝導、ホッピング伝導 などが挙げられる。
2.3 絶縁膜中の電荷
現実のデバイスにおけるシリコン酸化膜、および酸化膜―シリコンの界面は、完全 に電気的に中性であることは決してない。絶縁膜中の電荷に基づく不安定現象がある。 この電荷として以下がある。[8] 1. 可動イオン Qm (Na+、H+) 移動しない酸化膜内の固定電荷と違い、Na+や K+イオンは SiO 2内を容易に移動し、 電界が印加されると酸化膜の一端から他端へ移動することが可能である[9]。この種の 正に帯電したイオンが Si-SiO2界面近くへドリフトしてくると、シリコン界面から正 孔を遠ざけて電子をひきつけ、p 型基板あるいはウェル中の n+拡散領域間の不要な表 面電子電流を流してしまう。さらに界面反転チャネル中のキャリアに関する帯電した 散乱中心として機能し、その移動度を低下させる。可動イオンによる不安定性は、外 部汚染などに起因することが多いと考えられる。VLSI 製造プロセスにおいては、可 動イオン汚染問題は、絶対に回避しなければいけない。 2. 固定電荷 Qf 酸化膜内固定電荷は、Si-SiO2界面に極めて近接した酸化膜に位置している。固定電 荷の密度の基板方位に対する依存性は、界面トラップのそれと同一であって、 (100)<(110)<(111)である。Si-SiO2界面における固定電荷の存在がシリコン中の電位に 影響を与える。また、酸化膜内の固定電荷は帯電した散乱中心として機能し、界面反 転チャネル中のキャリア移動度を低下させる。[10] 3. 酸化膜のトラップ電荷 Qot 表面ポテンシャルによる状態の変化がなく、これらの電荷が酸化膜中で発生すると、 Vth 変動の原因になってしまいます。ゲート酸化膜の界面付近に発生するものを固定 電荷、膜中に発生するものを酸化膜のトラップ電荷と呼ぶ。 電子あるいは正孔が、トンネリングあるいはホットキャリア注入などによって酸化膜 中に注入されると、それらのうちのあるものは酸化膜中にトラップされうる。これら のトラップは高エネルギーの光子あるいは粒子の打ち込みによって容易に導入され てしまう。高エネルギー粒子の衝撃（イオン注入、反応性イオンエッチング、スパッ タリングによる堆積、電子ビーム等）は現在のデバイス製造においては数多く行われ るため、酸化膜中にトラップがしばしば生成される。それらのトラップを取り除くた めに、550℃以上の熱処理が行われる。[11]4. 界面準位 Qit 表面ポテンシャルにより状態が変化し、速い準位と呼ばれています。この準位が酸 化膜界面で発生するとgm劣化が起きる。Si-SiO2界面では、シリコン結晶の格子とそ の周期性に関連するすべての性質が終端される。その結果、シリコンの禁制帯内のエ ネルギーを有する局在した準位が存在する。 酸化膜―シリコン界面近傍のシリコン中に存在する電子は、伝導体準位と界面準位と の間での遷移を行うことが可能である。伝導体中の電子は電気伝導電流に直ちに寄与 するが、界面準位中の電子、界面トラップ電子は、界面準位間のホッピングによる場 合、伝導体への遷移を行う場合を除き、電気伝導電流に直ちに寄与しない。キャリア をトラップすることによって、界面準位は MOSFET の伝道電流を減少させる。また 表面チャネルにおける可動キャリアに対して、界面に位置する帯電した散乱中心のよ うに機能し、その移動度を減少させる。[10] また、界面準位は再結合の中心として機能し、かつ、生成中心としても機能する。よ って、界面準位の存在は、表面生成再結合リーク電流を生成しうる。界面準位の密度、 すなわち界面とラップの密度は、シリコン基板方位の関数であり、デバイス製造プロ セルに対する強い依存性を有している。[9] 一般に与えられたデバイス製造プロセスに関しては、界面トラップ密度の基板面方位 に関する依存性は、(100)<(110)<(111)である。また、400℃程度で水素雰囲気中におけ る熱処理を行うことが界面トラップ密度を最小化するためにかなり効果的である。図 2.3.1 に絶縁膜、界面での電荷の状態を示す。 図 2.3.1 絶縁膜、界面での電荷の状態
2.4 界面準位密度の評価方法
MOS 界面の界面準位を評価する方法は様々ある。以下、種々の測定方法の特徴を 表 2.4.1 に示す。 表 2.4.1 界面準位の評価方法 ・コンダクタンス法 Nicollian らによって提案された評価方法である[12]。図 2.4.1 に(a)等価回路、(b)単 純化した回路、(c)測定回路を示す。ここで、CP は並列容量、GP は並列コンダクタ ンス、Gm 及び Cm は測定により得られたコンダクタンス及び容量である。 (a) (b) (c) 図 2.4.1 (a)等価回路 (b)単純化回路 (c)測定回路 以下、測定プローブ間の値（つまり実験生データ、measurement）には添え字 m を付 す。 方法 原理 特徴 コンダクタンス法 CV特性、GV特性の周波数依存性を測定し、 算出する。 精度が高い。理論曲線なしで界面準位密度が求められる。 ターマン法 CV特性の理論値と実測との傾きのずれから 算出する。 高周波のCV特性から求められる。 理論曲線の精度がDitに影響する。浅い準位には不向き High-Low法 界面準位は高周波には応答しないことを利用 し、低周波との差分を取り、算出する ミッドギャップ付近のDitが求められる。 SS法 FETのId-Vg特性のSS値から算出する。 CV測定が不要。精度は低いが、デバイスから求めることができる。 Ditが十分大きい場合に使用可能測定データの寄生抵抗補正 測定データの寄生抵抗補正プローブ間を次の等価回路で置き換える。ここから、Rs だけを除く（この等価回路はそのためだけのものである）。 図 2.4.2 寄生抵抗 RSの切り分け 測定系とプローブ間を置き換えた等価回路を解くことで、 𝐶𝑐𝑜𝑟 = 𝐺𝑚 2+𝜔2𝐶 𝑚2 𝜔2𝐶𝑚 (2.4.1) 𝑅𝑚𝑒𝑎𝑠 = 𝐺 𝐺𝑚 𝑚2+𝜔2𝐶𝑚2 (2.4.2) が導かれる。 蓄積状態では𝑅𝑚𝑒𝑎𝑠 = 𝑅𝑆であることから Rs が求まる。これを𝑅𝑚𝑒𝑎𝑠から引いたものを 𝑅𝑐𝑜𝑟とする 𝑅𝑐𝑜𝑟 = 𝑅𝑚𝑒𝑎𝑠− 𝑅𝑆 (2.4.3) 同様に、蓄積状態の𝐶𝑐𝑜𝑟の値から𝐶𝑂𝑋が求まる。次に、図 2.4.3 のような置き換えを行 う。
図 2.4.3 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑・𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑・𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑は𝐶𝑚・𝐺𝑚に対する寄生抵抗R𝑆の影響を補正しただけのもので、 界面準位由来のキャパシタンス・コンダクタンスを表すわけではない。 𝑍−1= (𝑅 𝑐𝑜𝑟+ 1 𝑗𝜔𝐶𝑐𝑜𝑟) −1 = (𝑗𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟+ 1 𝑗𝜔𝐶𝑐𝑜𝑟 ) −1 = 𝑗𝜔𝐶𝑐𝑜𝑟 𝑗𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟+ 1 = (𝜔𝐶𝑐𝑜𝑟) 2𝑅 𝑐𝑜𝑟+ 𝑗𝜔𝐶𝑐𝑜𝑟 1 + (𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟)2 = 𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑+ 𝑗𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 (2.4.4) 𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 = (𝜔𝐶𝑐𝑜𝑟)2𝑅𝑐𝑜𝑟 1+(𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟)2 (2.4.5) 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 =1+(𝜔𝐶𝐶𝑐𝑜𝑟 𝑐𝑜𝑟𝑅𝑐𝑜𝑟)2 (2.4.6) となる。
トンネル・コンダクタンスを考慮するモデル 等価回路モデルを図 2.4.4 に示す。G𝑡はトンネル・コンダクタンスである。 図 2.4.4 トンネル・コンダクタンスを考慮した等価回路モデル まず、RSの効果を補正するため、図 2.4.4 の等価回路への置き換えを図 2.4.5 に示す。 図 2.4.5 寄生抵抗の𝑅𝑆切り分け 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑・𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑は𝐶𝑚・𝐺𝑚の関係の導出は tunnel conductance とは無関係なので、 𝐶𝑐𝑜𝑟, 𝑅𝑚𝑒𝑎𝑠, 𝑅𝑐𝑜𝑟, 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑, 𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑は上記と共通である。 𝐶𝑐𝑜𝑟, 𝑅𝑚𝑒𝑎𝑠, 𝑅𝑐𝑜𝑟を代入すると𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑, 𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑は以下のように表される。
𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 = 𝐶𝑐𝑜𝑟 1 + (𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟)2= 𝐺𝑚2 + 𝜔2𝐶 𝑚2 𝜔2𝐶 𝑚 1 + 𝜔2( 𝐺𝑚 𝜔2𝐶 𝑚− 𝑅2 𝐺𝑚2 + 𝜔2𝐶 𝑚2 𝜔2𝐶 𝑚 ) 2 = 𝐶𝑚(𝐺𝑚2 + 𝜔2𝐶𝑚2) 𝜔2𝐶 𝑚2 + {𝐺𝑚− 𝑅𝑠(𝐺𝑚2 + 𝜔2𝐶𝑚2)}2 (2.4.7) 分母 = 𝜔2𝐶 𝑚2 + 𝐺𝑚2 + 𝑅𝑠2(𝐺𝑚2 + 𝜔2𝐶𝑚2)2− 2𝐺𝑚𝑅𝑠(𝐺𝑚2 + 𝜔2𝐶𝑚2) = (𝜔2𝐶 𝑚2 + 𝐺𝑚2){𝑅𝑠2(𝐺𝑚2 + 𝜔2𝐶𝑚2) − 2𝐺𝑚𝑅𝑠+ 1} = (𝜔2𝐶 𝑚2 + 𝐺𝑚2)(𝑅𝑠2𝐺𝑚2 + 𝜔2𝐶𝑚2𝑅𝑠2− 2𝐺𝑚𝑅𝑠+ 1) = (𝜔2𝐶 𝑚2 + 𝐺𝑚2){(𝐺𝑚𝑅𝑠− 1)2+ 𝜔2𝐶𝑚2𝑅𝑠2} 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑= 𝐶𝑚 (1 − 𝐺𝑚𝑅𝑠)2+ 𝜔2𝐶 𝑚2𝑅𝑠2 (2.4.8) 𝐺𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 = (𝜔𝐶𝑐𝑜𝑟)2𝑅 𝑐𝑜𝑟 1 + (𝜔𝐶𝑐𝑜𝑟𝑅𝑐𝑜𝑟)2 = 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝜔 2𝐶 𝑐𝑜𝑟𝑅𝑐𝑜𝑟 = 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝜔2( 𝐺𝑚 𝜔2𝐶 𝑚− 𝑅𝑠 𝐺𝑚2 + 𝜔2𝐶𝑚2 𝜔2𝐶 𝑚 ) = 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 × 𝐺𝑚− 𝑅𝑠(𝐺𝑚2 + 𝜔2𝐶𝑚2) 𝐶𝑚 = 𝐺𝑚− 𝑅𝑠(𝐺𝑚 2 + 𝜔2𝐶 𝑚2) (1 − 𝐺𝑚𝑅𝑠)2+ 𝜔2𝐶𝑚2𝑅𝑠2 = 𝐺𝑚(1 − 𝐺𝑚𝑅𝑠) − 𝜔2𝐶𝑚2𝑅𝑠) (1 − 𝐺𝑚𝑅𝑠)2+ 𝜔2𝐶𝑚2𝑅𝑠2 (2.4.9) となる。 次に、図 2.4.6 に Cp・Gpと Cm・Gmの関係を示す。
図2.4.6 トンネル・コンダクタンスの切り分け
図2.4.6 のように、Gcorrected – Gtを Gacと定義する。図2.4.5 と図 2.4.6 を比較すると、
回路要素の対応関係は図 2.4.7 のようになっている。
𝑍 = 1 𝐺𝑎𝑐+ 𝑗𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑= 𝐺𝑎𝑐− 𝑗𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝐺𝑎𝑐2 + 𝜔2𝐶2 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 = 1 𝑗𝜔𝐶𝑝+ 𝐺𝑝+ 1 𝑗𝜔𝐶𝑜𝑥 = 𝐺𝑝+ 𝑗𝜔(𝐶𝑝+ 𝐶𝑜𝑥) 𝑗𝜔𝐶𝑜𝑥(𝑗𝜔𝐶𝑝+ 𝐺𝑝) = 1 𝜔𝐶𝑜𝑥 𝐺𝑝+ 𝑗𝜔(𝐶𝑝+ 𝐶𝑜𝑥) −𝜔𝐶𝑝+ 𝑗𝐺𝑝) = −1 𝜔𝐶𝑜𝑥 {𝐺𝑝+ 𝑗𝜔(𝐶𝑝+ 𝐶𝑜𝑥)}(𝜔𝐶𝑝+ 𝑗𝐺𝑝) 𝜔2𝐶 𝑝2+ 𝐺𝑝2 = −1 𝜔𝐶𝑜𝑥 𝜔𝐶𝑝𝐺𝑝− 𝜔(𝐶𝑝+ 𝐶𝑜𝑥)𝐺𝑝+ 𝑗{𝜔2𝐶 𝑝(𝐶𝑝+ 𝐶𝑜𝑥) + 𝐺𝑝2} 𝜔2𝐶 𝑝2+ 𝐺𝑝2 = 𝜔𝐶𝑜𝑥𝐺𝑝− 𝑗(𝜔 2𝐶 𝑝2+ 𝐺𝑝2+ 𝜔2𝐶𝑝𝐶𝑜𝑥) 𝜔𝐶𝑜𝑥(𝜔2𝐶𝑝2 + 𝐺𝑝2) (2.4.10) 実部・虚部同士を比較すると { 𝐺𝑎𝑐 𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 = 𝐺𝑝 𝜔2𝐶 𝑝2+ 𝐺𝑝2 𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝐺𝑎𝑐2 + 𝜔2𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 =(𝜔 2𝐶 𝑝2+ 𝐺𝑝2) + 𝜔2𝐶𝑝𝐶𝑜𝑥 𝜔𝐶𝑜𝑥(𝜔2𝐶𝑝2+ 𝐺𝑝2) = 1 𝜔𝐶𝑜𝑥+ 𝜔𝐶𝑝 𝜔2𝐶 𝑝2+ 𝐺𝑝2 (2.4.11) となる。続いて、上記 2 式を変形することで Cp・Gpを求める。 𝐺𝑎𝑐 (𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 )𝐺𝑝 = 1 𝜔2𝐶 𝑝2+ 𝐺𝑝2 𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 = 1 𝜔𝐶𝑜𝑥+ 𝜔𝐶𝑝𝐺𝑎𝑐 (𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 )𝐺𝑝 𝜔𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 = 𝐺𝑎𝑐2 + 𝜔2𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 𝜔𝐶𝑜𝑥 + 𝜔𝐶𝑝𝐺𝑎𝑐 𝐺𝑝 (𝜔 2𝐶 𝑜𝑥𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑 − 𝐺𝑎𝑐2 − 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 𝜔𝐶𝑜𝑥𝐺𝑎𝑐 )𝐺𝑝 = 𝜔𝐶𝑝 𝐺𝑎𝑐𝐺𝑝 𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 = 1 (𝜔2𝑐𝑜𝑥𝑐𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑− 𝐺𝑎𝑐2 − 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 𝜔𝐶𝑜𝑥𝐺𝑎𝑐 )2+ 1 𝐺𝑝 𝜔 = 𝜔𝐶𝑜𝑥2 𝐺 𝑎𝑐(𝐺𝑎𝑐2 + 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 ) (𝜔2𝑐 𝑜𝑥𝑐𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑−𝐺𝑎𝑐2 −𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 )2+(𝜔𝐶𝑜𝑥𝐺𝑎𝑐)2 (2.4.12)
分母 = (𝜔2𝐶 𝑜𝑥𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑)2+ (𝐺𝑎𝑐2 )2+ (𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 )2+ (𝜔𝐶𝑜𝑥𝐺𝑎𝑐)2 −2𝜔2𝐶 𝑜𝑥𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑𝐺𝑎𝑐2 − 2𝜔2𝐶𝑜𝑥𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 + 2𝐺𝑎𝑐2 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 = 𝜔4𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 (𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎)2+ 𝐺𝑎𝑐2 (𝐺𝑎𝑐2 + 𝜔2𝐶𝑜𝑥2 − 2𝜔2𝐶𝑜𝑥𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎 + 2𝜔2𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 ) = 𝜔4𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 (𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎)2+ 𝐺𝑎𝑐2 {𝐺𝑎𝑐2 + 𝜔2(𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎)2+ 𝜔2𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 } = 𝜔4𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 (𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎)2+ 𝜔2𝐺𝑎𝑐2 {(𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎)2+ 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑎2 } + 𝐺𝑎𝑐4 = (𝜔2𝐶 𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑2 + 𝐺𝑎𝑐2 ){𝜔2(𝐶𝑜𝑥− 𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑)2 + 𝐺𝑎𝑐2 } ∴ 𝐺𝑝 𝜔 = 𝜔𝐶𝑜𝑥2 𝐺𝑎𝑐 𝐺𝑎𝑐2 +𝜔2(𝐶𝑜𝑥−𝐶𝑐𝑜𝑟𝑟𝑒𝑐𝑡𝑒𝑑)2 (2.4.13) 𝐺𝑝/𝜔はある周波数でピークを持つ。このピーク値を用いて以下の式から界面準位 密度を算出することができる。 界面準位密度：𝐷𝑖𝑡 = 2∙[ 𝐺𝑝 𝜔 ⁄ ] 𝑝𝑒𝑎𝑘 𝑞𝐴 (2.4.14) 𝐴：面積 𝐶𝑜𝑥 ∙ 𝑅𝑠∙ 𝐺𝑟の導出
図 2.4.8 蓄積状態での等価回路モデル 蓄積状態では 𝑍 = 𝑗𝜔𝐶1 𝑜𝑥+𝐺𝑡+ 𝑅𝑠 = 𝐺𝑡−𝑗𝜔𝐶𝑜𝑥 𝐺𝑡2+𝜔2𝐶2𝑜𝑥+ 𝑅𝑠 (2.4.15) 1 𝑗𝜔𝐶𝑚+𝐺𝑚= 𝐺𝑚−𝑗𝜔𝐶𝑜𝑥 𝐺𝑚2+𝜔2𝐶2𝑚 (2.4.16) の実部・虚部同士を比較することにより { 𝐺𝑡 𝐺𝑡2+𝜔2𝐶𝑜𝑥2 + 𝑅𝑠 = 𝐺𝑚 𝐺𝑚2+𝜔𝐶𝑚2 𝐺𝑜𝑥 𝐺𝑡2+𝜔2𝐶 𝑜𝑥2 = 𝐶𝑚 𝐺𝑚2+𝜔𝐶𝑚2 (2.4.17) が得られる。そこで、ωを変数とし、 ( 𝐺𝑚 𝐺𝑚2+𝜔𝐶𝑚2 − 𝐺𝑡 𝐺𝑡2+𝜔2𝐶 𝑜𝑥2 − 𝑅𝑠 ) 2 + ( 𝐶𝑚 𝐺𝑚2+𝜔𝐶𝑚2 − 𝐺𝑜𝑥 𝐺𝑡2+𝜔2𝐶 𝑜𝑥2 ) 2 (2.4.18) が最小となるよう Cox・RS・Gtを決めることができる
・ターマン法 Terman によって提案された評価方法である[13]。ターマン法を行うためには理想 の CV 特性が必要となるが、本研究目的であるパワーデバイス向け材料、つまりワイ ドバンドギャップ半導体の MOS においての CV 特性は基本的に反転しないため、反 転領域において少数キャリアの影響を無視した CV 特性が必要になる。よって、以下 説明はワイドバンドギャップ半導体を念頭においている。MOS 構造のバンド構造及 び等価回路を図 2.4.9 に示す。 図 2.4.9 MOS 構造のバンド構造及び等価回路 反動対中のキャリア密度の深さ方向分布は 𝑛(𝑥) = 𝑛𝐵 exp𝑞𝑉(𝑥)𝑘𝑇 (2.4.19) 𝑝(𝑥) = 𝑝𝐵 exp−𝑞𝑉(𝑥)𝑘𝑇 (2.4.20) ここで、𝑛𝐵, 𝑝𝐵はバルクの電子濃度、正孔濃度 ドーパントがすべてイオン化していると考えると、電荷密度の深さ方向分布は 𝑝(𝑥) = 𝑞(−𝑛(𝑥) + 𝑝(𝑥) + 𝑁𝐷− 𝑁𝐴) (2.4.21) ここで、𝑁𝐷, 𝑁𝐴はドナー濃度、アクセプタ濃度。 一次ポアソン方程式は
𝑑2𝑉 𝑑𝑥2 = − 𝑝(𝑥) 𝜀𝑠 (2.4.22) 十分深い所(= ∞)でV(𝑥)は一定なので、 𝑑2𝑉 𝑑𝑥2 = − 𝑝(𝑥) 𝜀𝑠 = 0 ⇒ 𝑝(𝑥) = 0 (2.4.23) すなわち 𝑝(𝑥) = 𝑞(−𝑛𝐵+ 𝑝𝐵+ 𝑁𝐷− 𝑁𝐴) = 0 ⇒ 𝑁𝐷− 𝑁𝐴 = 𝑛𝐵− 𝑝𝐵 (2.4.24) となる。(2.4.20)と(2.4.24)を(2.4.21)に代入すると、 𝜌(𝑥) = 𝑞[𝑛𝐵(1 − exp 𝑞𝑉(𝑥)𝑘𝑇 ) − 𝑝𝐵(1 − exp −𝑞𝑉(𝑥)𝑘𝑇 )] (2.4.25) となる。(2.4.23)式に代入すると 𝑑2𝑉 𝑑𝑥2 = 𝑞 𝜀𝑠[𝑝𝐵(1 − exp −𝑞𝑉(𝑥) 𝑘𝑇 ) − 𝑛𝐵(1 − exp 𝑞𝑉(𝑥) 𝑘𝑇 )] (2.4.26) となる。両辺に dV/dx をかけて x でx → ∞の範囲で積分すると、（以下、V(x) →V と記 述） ∫ 𝑑2𝑉 𝑑𝑥2 ∞ 𝑥 𝑑𝑉 𝑑𝑥𝑑𝑥 = ∫ 𝑞 𝜀𝑠 ∞ 𝑥 [𝑝𝐵(1 − exp −𝑞𝑉(𝑥) 𝑘𝑇 ) − 𝑛𝐵(1 − exp 𝑞𝑉(𝑥) 𝑘𝑇 )] 𝑑𝑉 𝑑𝑥𝑑𝑥 1 2( 𝑑𝑉 𝑑𝑥) 2| 𝑥 ∞= ∫ 𝑞 ℰ𝑆 0 𝛻 [𝑝𝐵(1 − exp −𝑞𝑉 𝑘𝑇) − 𝑛𝐵(1 − exp 𝑞𝑉 𝑘𝑇)]𝑑𝑉 (2.4.27) よって、 𝐸 = −𝑑𝑉𝑑𝑥= (2𝑘𝑇𝜀 𝑠 ) 1 2 [𝑝𝐵(exp−𝑞𝑉 𝑘𝑇 + 𝑞𝑉 𝑘𝑇− 1) + 𝑛𝐵(exp 𝑞𝑉 𝑘𝑇− 𝑞𝑉 𝑘𝑇− 1)] 1 2 (2.4.28) を得る。E は位置 x での電界である。 ここで、半導体表面の電界を𝐸𝑠, 電位を𝑉𝑠とすれば、 𝐸𝑠 = (2𝑘𝑇𝜀 𝑠 ) 1 2 [𝑝𝐵( exp −𝑞𝑉𝑠 𝑘𝑇 + 𝑞𝑉𝑠 𝑘𝑇 − 1) + 𝑛𝐵( exp 𝑞𝑉𝑠 𝑘𝑇 − 𝑞𝑉𝑠 𝑘𝑇 − 1)] 1 2 (2.4.29) となる。一方で、半導体表面電荷を𝑄𝑠と置けば、ガウスの法則より、
𝑄𝑠 = 𝜀𝑠𝐸𝑠 = (2𝜀𝑠𝑘𝑇) 1 2[𝑝𝐵( exp −𝑞𝑉𝑠 𝑘𝑇 + 𝑞𝑉𝑠 𝑘𝑇 − 1) + 𝑛𝐵( exp 𝑞𝑉𝑠 𝑘𝑇 − 𝑞𝑉𝑠 𝑘𝑇− 1)] 1 2 (2.4.30) を得る。 ゲート電極への印加電圧を𝑉𝐺、絶縁膜容量を𝐶𝑂𝑋とすれば、 𝑄𝑆 = 𝐶𝑂𝑋(𝑉𝐺− 𝑉𝑠) (2.4.31) であるから、これと(2.4.30)式を連立させることで、動作点（𝑉𝑠, 𝑄𝑆の値）を得ること ができる。実用的には各式の𝑄𝑆/𝑉𝑆グラフの交点より求めることができる。 また、空乏層容量は𝐶𝐷 𝐶𝐷 ≡ 𝜕𝑄𝑠 𝜕𝑉𝑠 (2.4.31) 𝐶𝐷 = ( 𝜀𝑠𝑞2 2𝑘𝑇) 1 2 𝑝𝐵(1 − exp −𝑞𝑉𝑠 𝑘𝑇 ) + 𝑛𝐵( exp 𝑞𝑉𝑘𝑇 − 1)𝑠 [𝑝𝐵( exp −𝑞𝑉𝑠 𝑘𝑇 +𝑞𝑉𝑘𝑇 − 1) + 𝑛𝑠 𝐵( exp 𝑞𝑉𝑘𝑇 −𝑠 𝑞𝑉𝑘𝑇 − 1)]𝑠 1 2 (2.4.32) となる。 よって、実際の測定量である、 𝐶𝑡𝑜𝑡𝑎𝑙 =𝐶𝐶𝑂𝑋𝐶𝐷 𝑂𝑋+𝐶𝐷 (2.4.33) で表される。 反転領域における CV カーブは、反転領域に生じる少数キャリア（正孔）がゲート電 圧の変化に追従できず、これを無視できる。また、少数キャリアのイオン化不純物も 濃度が非常にちいさいため無視できる。すなわち、表面電荷密度は 𝑄𝑠 = 𝜀𝑠𝐸𝑠 = (2𝜀𝑠𝑘𝑇) 1 2 [𝑛𝐵( exp 𝑞𝑉𝑠 𝑘𝑇 − 𝑞𝑉𝑠 𝑘𝑇 − 1)] 1 2 (2.4.34) となり、よって空乏層容量は 𝐶𝐷 = ( 𝜀𝑠𝑞2 2𝑘𝑇) 1 2 𝑛𝐵( exp 𝑞𝑉𝑠 𝑘𝑇 − 1) [𝑛𝐵( exp 𝑞𝑉𝑘𝑇 −𝑠 𝑞𝑉𝑘𝑇 − 1)]𝑠 1 2 (2.4.35) となる。通常の測定では、(2.4.35)を理想 C-V 曲線として用いる。
界面準位を含んだ MOS 構造の等価回路を図 2.4.10 に示す 図 2.4.10 MOS ダイオードの等価回路 絶縁膜/半導体界面に存在するキャリア密度に関して方程式を立てると (𝐶𝑆𝑆+ 𝐶𝐷)𝑉𝑠 = 𝐶𝑜𝑥(𝑉𝐺 − 𝑉𝑆) (2.4.36) となる。ここで Cssは界面準位にトラップキャリアによる容量 CDは空乏層容量、Cox は絶縁膜容量、VGはゲート印加電圧、VSは絶縁膜/半導体界面の電位、すなわち表面 ポテンシャルである。この式を CSSについて解くと 𝐶𝑆𝑆 = 𝐶𝑜𝑥[(𝑑𝑉𝑆 𝑑𝑉𝐺) −1 − 1] − 𝐶𝐷 (2.4.37) となり、一方界面準位 NSSは 𝐶𝑆𝑆 = 𝑞𝑁𝑆𝑆 (2.4.38) で表されるため、 𝑁𝑆𝑆(𝑉𝑆) = 𝐶𝑞𝑜𝑥[(𝑑𝑉𝑑𝑉𝑆 𝐺) −1 − 1] − 𝐶𝐷 𝑞 (2.4.39) で表される。この式では界面準位 Nssは半導体表面のポテンシャルが Vsにあるときの フェルミレベルにおける準位密度、すなわち半導体バンドギャップ中の界面準位密度 分布を示しており、単位は cm-2eV-1である。よって、N ss(Vs)をバンドギャップ中の全
エネルギーで積分することにより、界面準位の総量 Nss cm-2をえることができる。絶 縁膜容量 Coxは当然理論値を求めることもできるが、一般には低周波 CV カーブの蓄 積側の飽和地を Coxとして用いる。空乏層容量 Cdは(2.4.35)より求め、表面ポテンシ ャル Vs のゲート電圧 Vgによる微分項は、測定して CV カーブと理論 CV 曲線の差よ り求める。ここで考えなければならないのは、CV 特性は界面準位以外にも、絶縁膜 昼夜界面近傍の固定電荷よっても変化するため、界面準位の影響と固定電荷の影響を 切り分ける必要あがるということである。ここで、バンド中の界面準位密度分布がミ ッドギャップに関して対象であるとすれば、荷電子帯の特性を受け継いだ界面準位と 伝導帯の特性を受け継いだ界面準位が、ミッドギャップでは相殺する。すなわち、フ ェルミ準位がミッドギャップに存在するときの CV 特性と理論曲線との差は、完全に 固定電荷由来であるといえる。表面ポテンシャル Vs とゲート電圧 Vgの関係は、固定 電荷によるシフト量をお考慮に入れて算出する。 ・High-Low 法 Castagne と Vapaille によって提案された評価方法である[14]。図 2.4.11 に、高周波 及び低周波時の MOS ダイオードの等価回路を示す。 図 2.4.11 MOS ダイオードの等価回路 (左)低周波、(右)高周波
実際は、高周波測定においても伝導帯近傍に界面準位は存在するため、Cit は 0 とは ならない。ここでは高周波では Cit=0 と仮定する。また、CD は、高周波と低周波の いずれの測でも同じ値を示すと仮定する。高周波における容量測定値 CHF、低周波に おける測定値 CLF はそれぞれ等価回路より、 𝐶𝐻𝐹 = 𝐶𝑜𝑥(𝐶𝐷+𝐶𝑖𝑡) 𝐶𝑜𝑥+𝐶𝐷+𝐶𝑖𝑡 (2.4.40) 𝐶𝐿𝐹 = 𝐶𝐶𝑖𝑡𝐶𝐷 𝑜𝑥+𝐶𝐷 (2.4.41) これより界面準位密度 Dit は、 𝐷𝑖𝑡 = 𝐶𝑖𝑡 𝑞2 = ∆𝐶 𝑞2(1 − 𝐶𝐻𝐹+∆𝐶 𝐶𝑜𝑥 ) −1 (1 −𝐶𝐻𝐹 𝐶𝑜𝑥) (2.4.42) となる。ここで、 ∆𝐶 = 𝐶𝐿𝐹− 𝐶𝐻𝐹である。 ・SS(subthreshold swing)法 図2.4.12 に、FET のLog Id-Vgs 特性を示す。SS とは、閾値電圧付近でドレイン電流 を1 桁変化させるために必要なゲート電圧の振れ幅を示す。この値が小さいほど、小 さなゲート電圧の変化でドレイン電流が大きく変化し、急峻なスイッチング特性が得 られる。SS は次式で表される[15]。 SS = (𝑑(log10𝐼𝑑𝑠) 𝑑𝑉𝑔𝑠 ) −1 = 2.3𝑚𝑘𝑇𝑞 = 2.3𝑘𝑇𝑞 (1 +𝐶𝑑𝑚 𝐶𝑜𝑥) (2.4.43) ここで(1 +𝐶𝑑𝑚 𝐶𝑜𝑥)は1 より小さくならないため、室温での理論限界は60 mV/dec となる。 またSS は、界面準位が存在すると、以下のように与えられる。 SS = 2.3𝑘𝑇𝑞 (1 +𝐶𝑑𝑚 𝐶𝑜𝑥 + 𝐶𝑖𝑡 𝐶𝑜𝑥) (2.4.44) ここで、𝐶𝑑𝑚 は𝐶𝑜𝑥 と比べ十分小さいため無視できるとし[16]、上式を Cit について 解くと以下のようになる。 𝐶𝑖𝑡 = 𝐶𝑜𝑥(2.3𝑘𝑇𝑞𝑆𝑆 − 1) (2.4.45) これより界面準位密度Dit は、
𝐷𝑖𝑡 = 𝐶𝑞𝑖𝑡2 (2.4.46)
から求めることができる。
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[13] L. M. Terman, “An investigation of surface states at a silicon/silicon oxide interface employing metal-oxide-silicon diodes,” Solid State Electron., vol.5, p.285, 1962. [14] L. M. Terman, “An investigation of surface states at a silicon/silicon oxide interface
employing metal-oxide-silicon diodes,” Solid State Electron., vol.5, p.285, 1962. [15] S. M. Sze, and K. K. Ng, Physics of Semiconductor Devices, (Wiley, New York, 2007)
3rded., p. 315.
[16] R. Wang, P. Saunier, X. Xing, C. Lian, X. Gao, S. Guo, G. Snider, P. Fay, D. Jena, and H.Xing, “Gate-Recessed Enhancement-Mode InAIN/AIN/GaN HEMTs With 1.9-A/mm Drain 44 Current Density and 800-mS/mm Transconductance.” IEEE Electron Device Lett., vol.31, p.1383, 2010
第３章 パワーデバイス用化合物半導体
3.1 パワーデバイス用化合物半導体の現状と特徴
Si-LSI プロセスの進化に牽引された微細化やデバイス構造の革新によって、Si その ものの材料限界を突破するまでの性能向上が図られてきた。しかし、デバイスの性能 向上にも頭打ちの傾向が見え始め、Si に代わる、より材料限界の高い半導体材料によ って限界を突破する研究が進められている。単純なユニポーラデバイスを仮定すると、 オン抵抗(RonA)は以下のように表される。[1] オン抵抗(RonA) = ドリフト抵抗 + チャネル抵抗 ドリフト抵抗 ≥ 材料限界 = 4𝑉𝐵2/𝜀𝜇𝐸𝐶3 𝑉𝐵は耐圧、𝜀は誘電率、𝜇は移動度、𝐸𝐶は絶縁破壊電界である。 中高耐圧デバイスではドリフト抵抗が支配的であるから、絶縁破壊電界が高い材料ほ ど低オン抵抗のデバイスを実現できることになる。すなわち、パワーデバイス用とい う立場から化合物半導体に求められる第一の特性は、より高い絶縁破壊電界というこ とができる。パワーデバイスに応用する場合の代表的な性能指数の 1 つであるバリガ (Baliga)指数は以下のように表される。 BM ：バリガ性能指数（低周波）= 𝜀𝜇𝐸𝐶3 BHFM ：バリガ性能指数（高周波）= 𝜇𝐸𝐶2 Si のバリガ指数を 1 としたときの化合物半導体のバリガ指数を表 3.1.1 に示す。 表 3.1.1 化合物半導体のバリガ指数[1] 表 3.1.1 が示している通り、Si に比べパワーデバイスとしての性能指数であるバリガ 指数は Si に比べ優れており、特に GaN や SiC は何百倍と優れていることがわかる。 その他化合物半導体は ZnSe、ZnS などのⅡ-Ⅵ族化合物半導体、ZnO などのⅡ族化合Si GaAs 4H-SiC GaN
BM(対Si) 1 16 340 653 BHFM(対Si) 1 11 50 78 デバイス ターゲット 情報処理 （パワー素子） （高周波素子） 発光素子 高速素子 高周波素子 パワー素子 発光素子 高周波素子 パワー素子
告例は少ない。 C（ダイヤモンド）はワイドバンドギャップ(5.47eV)、高い絶縁破壊電界(1×107 V/cm)、 熱伝導率(20.9W/cm･K)を有しており、パワーデバイスとして極めて優れている。現在 のところ、デバイスとしては結晶の水素終端表面に生じる低抵抗の p 型蓄積層をチャ ネルとした FET の高周波特性が報告されている。[2] 大口径高品質単結晶基板がない、p 型 n 型のドーピング特性を制御したエピタキシャ ル成長層形成が困難であるなど課題は多いが、パワーデバイスとしてのポテンシャル は非常に高く、今後の研究課題として進展が期待される。
3.2 炭化ケイ素（SiC）の特徴と現状
前述の理由もあり、SiC の市場予想も今後さらなる飛躍が予想されている。yole 社 による今後の SiC の市場予想であるが、2022 年には現在の倍の市場規模になると予想 している。[3] SiC は構成原子である Si と C の結合が強く、機械的・化学的安定性は極めて高いが、 そのことがそのまま単結晶成長の困難さにつながっている。Si や GaAs のような融液 中からの引き上げによる大口径・長尺インゴットの成長は事実上不可能であり、昇華 法によって成長される。この方法でも 2000℃を越える非常に高いプロセス温度が必要 であり、このことが結晶成長過程の制御、欠陥密度の低減、大口径化を難しくしてい る。SiC は 2545℃付近で Si 融液と黒鉛に分解される[4]。Si 融液中の炭素溶解度が小 さく単結晶引き上げは困難とされている。そのため図 3.2.1 のような昇華法が用いら れる。黒鉛の坩堝内に原料となる SiC 粉末及びそれと対抗して種結晶を配置して 2200~2300℃の超高温で過熱することにより成長する。種結晶は通常 SiC 結晶の c 面 を用いるので、成長結晶はそれにそって成長する。非常に精密な温度制御を行うため、 原料追加が行えない。そのため長尺化ができないため基板コストが非常に高い。図 3.2.1 昇華法による結晶成長 また、SiC は結晶多形（ポリタイプ）が 200 種類以上あることが知られており、ポ リタイプによって物性値が異なっている。SiC 結晶はポリタイプが混在しやすく、境 界に結晶欠陥が発生することから、単一ポリタイプ結晶の成長が重要な課題であった が、成長技術進展によって、現在では 4 インチの単一ポリタイプ単結晶基板が供給さ れるようになっている。特に電子デバイスでは主に六方晶系の 4H が用いられる。 3C-SiC は MOSFET に重要なチャネル移動度が、2H-SiC はバンドギャップが一番大き いという特徴があるが、未だ良質な結晶を得られていないため、電子デバイスではあ まり用いられていない。図 3.2.2 には SiC の模式的な積層構造、図 3.2.3 には SiC の代 表的なポリタイプである 3C、4H、6H-SiC を示す。
(a) (b) (c) 図 3.2.3 (a)3C-SiC、(b)4H-SiC、(c)6H-SiC の積層構造 また、マイクロパイプと呼ばれる SiC 特有の um オーダー中空貫通欠陥があり、SiC パワーデバイス実現の最大の課題と言われていた[5]。高耐圧・大電力デバイスにとっ ては致命的な欠陥であったが、徐々にその発生原因・メカニズムの解明が進み、現在 ではマイクロパイプ欠陥密度が 1cm-2以下の高品質単結晶基板が供給されるようにな ってきており、リーク電流や信頼性の低下につながるミクロな結晶欠陥の低減に研究 の中心が移りつつある。表 3.1.1 で示したように、4H-SiC の場合、バリガ指数は Si を 1 としたときに 300 以上と高い値を示す。また、熱伝導率は金属並みに高く、基板 自体がヒートスプレッダとなりうる。さらに、ワイドバンドギャップであることに由 来する高温動作など、パワーデバイス用半導体としてのポテンシャルは極めて高い。 すでにショットキーダイオードは実用化されており、MOSFET といったスイッチング デバイスの開発に注目が集まっている。 しかしながら、現状の SiC-MOSFET は SiC の物性値から期待されている高い特性 は得られていない。その最大の要因は MOS 界面におけるチャネル移動度が小さいた めチャネル部分での抵抗が大きくなり、SiC 本来の物性から期待されるような低いオ ン抵抗のデバイスが実現できていないためである。これは絶縁膜/SiC の界面特性が悪 く、界面準位と呼ばれる欠陥が Si に比べ 1 桁以上多く存在するためである。SiC のバ ンドギャップ中には起源の異なる数種類のトラップがあり、SiC の価電子帯側にはド ナー型界面準位、伝導帯側には高密度のアクセプタ型界面準位が存在すると考えられ
ている。界面準位の実態は未だ明らかでないが、カーボンクラスターモデルが有力な 説である。高密度に存在する絶縁膜/SiC 界面準位の主な要因が Si-や C-のダングリン グボンドでなく、界面に残留した過剰カーボンの蓄積によるものと示した。これらの カーボンはグラファイトライクカーボンと sp2結合したカーボンクラスターを形成し ており、グラファイトライクカーボンは SiC のバンドギャップ中に連続的な準位を形 成するのに対し、sp2 結合したカーボンクラスターはバンドギャップ中の価電子帯側 に準位を形成すると報告している。界面準位はキャリアを捕獲し可動キャリアを減少 させるだけでなく、捕獲電荷によるクーロン散乱を引き起こす原因ともなる。そのた め界面準位を減少させデバイス特性を向上させるには、絶縁膜/SiC 界面における残留 カーボンの除去と残留カーボンに起因した欠陥の終端が重要である。また、絶縁膜中 のトラップは SiO2の場合、伝導帯端から 2.77eV 程度のエネルギーに位置しており、 これは Si の伝導帯端よりは高いエネルギーであるため 4H-SiC の伝導帯端より少し低 いエネルギーに位置することとなるため、禁制帯内に入り、トラップとして働くため、 EC付近の高い界面準位密度の要因のひとつと考えられる。
3.3 窒化ガリウム（GaN）の特徴と現状
yole 社による今後の GaN パワーデバイスの市場予想によると、今後は SiC をも凌 ぐ市場規模になると予想している。[6] また GaN の絶縁破壊電界強度は 3.3 × 106 V/cm、電子の飽和速度は 2.7 × 107 cm/sec であり、それぞれ Si と比べて約 10 倍、約 3 倍大きい値であり、SiC を凌ぐ値 を有しており、パワーデバイスとしてのポテンシャルは SiC よりも高い。GaN は融点 が極めて高いうえ、構成元素である窒素の平衡蒸気圧が極めて高いため、SiC 同様に 融液からのバルク結晶成長は容易ではない。現在は、主にサファイア基板上に HVPE(Hydride Vapor Phase Epitaxy)法によって GaN の厚膜を成長して、ベースに用い た基板を除去するという方法で得られた基板が開発されており、光デバイスの分野で 使われている。しかし、結晶品質や口径、コストの点で電子デバイス用として十分な ものとは言えない。このため、一般的には、サファイアや SiC、Si といった異種基板 上に GaN 系結晶をヘテロエピタキシャル成長させた基板が用いられる。表 3.3.1 に 種々の基板の GaN エピタキシャル成長の特徴を示す。 表 3.3.1 GaN エピタキシャル成長の基板による違い GaN 基板上に GaN を成長させるのが、結晶欠陥密度を一番低くできるが、コスト が非常に高い。サファイア基板や Si 基板上に成長させた GaN は比較的コストも安い が、GaN との格子定数の違いにより、そのままエピタキシャル成長ができず、基板と GaN の間に格子定数がそれらの中間にある buffer 層を挿む必要がある。それでもなお、 結晶性が優れないため、日々研究が盛んに行われている。また、異種基板における最 大のデメリットが Si パワーデバイスのような縦型デバイスの作製が困難であること である。高性能な高耐圧・大電力デバイス実現のためには縦型デバイス構造が必要で あり、高品質な大口径 GaN 基板の実現が望まれる。 今日の GaN 系デバイスでは、前述の理由もあり、横型デバイスが主流である。特
基板
コスト
品質
GaNエピ成長 熱伝導率
GaN
×
◎
容易
○
Sapphire
○
○
比較的容易
×
SiC
△
△
比較的容易
◎
Si
◎
×
難しい
○
に混晶半導体によるヘテロ接合の利用は GaN 系デバイスの最大の強みである。 AlGaN/GaN 系では AlN と GaN の格子定数差が大きいため臨海膜厚の制約があるもの の、大きなバンド不連続を有する良好なヘテロ接合を形成でき、その界面には自発分 極とピエゾ分極に基づく高いキャリア濃度の 2DEG(Density Electron Gas)が形成され る。この 2DEG チャネルを利用した、HEMT(High Electron Mobility Transistor)は GaN のもつ高い飽和電子速度や絶縁破壊電界とあいまって、高周波・高出力・高耐圧・低 オン抵抗の 両面で優れた性能が期待できる。しかし、HEMT のデメリットとして、 デバイスのノーマリーオン動作となることが挙げられる。高周波デバイスにとっては 大きな問題ではないが、パワーデバイスではノーマリーオフ動作が強く望まれており、 実現のために様々な工夫が施されている。ここで 2DEG が形成される理由を述べる。 ウルツ鉱型の結晶構造をもつ GaN や AlGaN では極性面である c 面の垂直方向に強い 自発分極(Psp)が現れる。AlGaN の a 軸の格子定数は GaN のものより小さいため、厚 い GaN 層上に形成された AlGaN 層には引っ張りひずみが加わり、これによって AlGaN 層内にはピエゾ分極(Ppz)が自発分極と同じ方向に発生する。したがって AlGaN/GaN 構造では図 3.3.1 のような電荷分布、分極が内部に発生している[1]。全体 としては電荷中性条件が保たれているが、AlGaN/GaN のヘテロ界面で伝導帯の不連 続(ΔEc)があるため、電子がヘテロ界面の GaN 側にたまり易い状況が作られる。つま り、意図的に n 型不純物をドープしなくても 2DEG が存在するため、n 型伝導を示す。 そのときのバンド図を図 3.3.2 に示す。 図 3.3.1 AlGaN/GaN 構造における断面図 [1]
図 3.3.2 AlGaN/GaN 構造におけるバンド図
3.4 GaN と SiC の比較
GaN と SiC の違いをいくつかの要点に絞って説明する。 ・エネルギーバンド構造 GaN は直接遷移のエネルギーバンド構造を持つので光デバイスとしても用いられ る。SiC では間接遷移であるため光デバイスとしては用いられないが、間接遷移であ るがゆえキャリアのライフタイムが長く、ハイパワーバイポーラデバイスにおいては SiC の方が有利である。 ・バンドエンジニアリングGaN は AlGaN や InGaN などの混晶を作製することによってヘテロ接合を活用でき るが、SiC ではバンドエンジニアリングが極めて困難である。よって、HEMT 系のデ バイスを SiC で作製することができない。 ・不純物ドーピング SiC はワイドバンドギャップ半導体の中では例外的に p,n 両伝導型の広範囲な制御 が容易である。対して GaN は p 型伝導の形成が非常に困難とされていたが、2014 年 にノーベル賞を受賞した天野、赤崎らによってエピタキシャル成長による p 型伝導に 成功した。しかしイオン注入による p 型伝導の形成はまだ確立しておらず研究が盛ん に行われているところである。
