第 3 章 PN-body tied SOI-FET の構造と特性
3.4 PN-body tied SOI-FET の動作原理
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分かる. これは, PNBT SOI-FETを用いることでVDD = 0.1 Vで動作するCMOSが 実現できる可能性があることを示唆している. ここで, ボディ端子における消 費電力を考える. 図3.6の結果では, VbはVdよりも高いが, IbはIdの1/10である. これは, 単純に Ibがドレインに流れ込んで電流が増大しているわけではなく, Ib
の効果によって, Idが増幅していることを意味する. オン状態の電力 (P = I × V) を考えたとき, Ibによる電力消費はIdによる電力消費より小さくなるため, たと えVbがVdより高くとも, PNBT SOI-FET は低消費電力化に対して有効な手段と なり得る. ただし, CMOS構成を考えると, PNBT SOI-FETを用いたCMOS イン バータでは, ボディ端子からアース（または電源）ラインにIbが流れてしまう[3].
これにより, CMOS インバータ動作における消費電力は増加すると考えられる.
したがって, 回路全体の消費電力を下げるためには, Ib をさらに削減するか, 上 記を考慮したCMOS回路を設計する必要がある.
図3.6 シミュレーションによるp-channel及びn-channel PNBT SOI-FETのId, Ib– Vg特性. 実線 : Id, 点線 : Ib.
1E-18 1E-16 1E-14 1E-12 1E-10 1E-8 1E-6 1E-4
-1.0 -0.5 0 0.5 1.0
D ra in /B o d y C u rr e n t (A )
Gate Voltage (V)
Simulation T
ox= 6 nm L
g= 0.2 μm W
g= 1 μm W
b= 1.2 μm p-channel V
d= -0.1 V V
b= -0.8 V
n-channel
V
d= 0.1 V
V
b= 0.8 V
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次に, 詳細な動作原理へ迫るためにデバイス内部のキャリア分布を確認した.
図 3.7 は, super-steep SS が現れる条件時のオフ状態およびオン状態における
n-channel PNBT SOI-FET内の正孔濃度を示す. p-channel と n-channelの両方が同 じ機構を有する（電圧の正負, 電子と正孔が逆になるが原理は同じ）と考えられ るため, ここではn-channelの場合のみを示している. 図3.7(a)及び(b)から, オフ 状態からオン状態になることで, 正孔がゲート下全体に広がっていることが分
かる. また, 図 3.7(c)から, オフ状態では, 正孔はゲート下の中性領域にある程
度蓄積しているだけだが, オン状態の場合, その蓄積正孔はSOI領域全体を満た すことが分かる. この現象は, SOI MOSFETのFBEと同様のものである. 従来の FBE は, インパクトイオン化現象によるキャリアの生成及び蓄積によって誘発 される. しかし, このシミュレーションではインパクトイオン化モデルを使用 していない. したがってこれは, インパクトイオン化以外の方法で正孔を注入 できていることを意味する. 図3.8は, super-steep SSが現れるときのオフ状態と オン状態におけるn-channel PNBT SOI-FETのバンド図を示す. オフ状態では, チ ャネル領域と n 領域との間の電位障壁が維持されていることが分かる. しかし, これらの電位障壁はオン状態で低下する. ここで, より詳細なキャリア注入メ カニズムを考える. Vg が増加すると, 図 3.8(a)の(1)に示すように, 電子がソース からn領域に拡散し, n領域の電位が低下する. その結果, 図3.8(a)の(2)に示すよ うに, 正孔がチャネル領域に注入され, チャネル領域のポテンシャルが増加す る. すなわち, 正孔はPNBT SOI-FET のボディ方向に存在するpnpn サイリスタ で正のフィードバックが発生し, それにより供給される. super-steep SSは, 上記 メカニズムとFBEによって生じたと考えられる. さらに, IbがIdより小さい理由
には図3.8(b)で示すように, 電流伝導方式の違いが一部関係していると考えられ
る. pn接合のポテンシャル障壁を考えると, Ibは拡散電流だが, Idはオン状態にお いてドリフトおよび拡散電流の両方を含む.
これらのメカニズムはFB-FET [4], Field Effect Diode[5], Z2-FET [6]などと似た ものであると考えられる. しかし, 本研究のPNBT SOI-FET では, 対称なソース
/ドレイン構造を実現でき, また, Vdを低くすることができる利点がある.
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図3.7 n-channel PNBT SOI-FETの正孔濃度分布. (a) ゲート直下, (b) SOI中心部, (c) 前面部における分布.
OFF state Vg= 0 V
ON state Vg= 0.1 V
Center of SOI
1.20e+20 [cm^-3]
1.16e+19 1.12e+18
1.08e+17 1.04e+16 1.00e+15 1.16e+19 1.12e+18 1.08e+17 [cm^-3]
1.20e+20
1.04e+16 1.00e+15
OFF state Vg= 0 V
ON state Vg= 0.1 V
Under Gate
1.16e+19 1.12e+18 1.08e+17 1.04e+16 [cm^-3]
1.20e+20
1.20e+20 [cm^-3]
1.16e+19 1.12e+18 1.08e+17 1.04e+16 1.00e+15 1.00e+15
(a) (b)
(c)
Forefront
Source Drain
Gate
Box
Source Drain
Gate
Box
OFF state Vg= 0 V ON state Vg= 0.1 V
[cm^-3]
1.89e+17
5.09e+16 1.37e+16
3.71e+15 1.00e+15 1.58e+17
4.46e+16 1.26e+16
3.55e+15 1.00e+15
7.00e+17 [cm^-3]
5.60e+17
Under Gate Center of SOI
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図3.8 PNBT SOI-FETの (a) オフ時と (b) オン時におけるバンド図とキャリア の動態予想図