実測における PN-body tied SOI-FET の特性

48

図3.8 PNBT SOI-FETの (a) オフ時と (b) オン時におけるバンド図とキャリア の動態予想図

49

低くなると予想される. これが, Vsubが印加されていない（接地されている）とき, ボディから電子の注入が発生し, 大きな Ioffが流れる原因になると考えられる.

しかし, 負の Vsubが印加されると, p 領域の電位障壁が増加し, 電子の注入が一 旦は起こらなくなり, super-steep SS が生じるようになる. この正の電荷は

n-channel PNBT SOI-FETにおいては, Floating部における正孔に対する電位障壁を

減少させることはない. したがって, これは p-channel PNBT SOI-FET 特有の現 象と考えられる. しかしながら, 今回作製したデバイスでは, 負の Vsub でも n-channel PNBT SOI-FETはsuper-steep SSを維持している. これは, p-channel及び n-channel PNBT SOI-FETの両方が, 同じVsub < − 2.0VでCMOSデバイスとして 動作できることを意味する.

図3.9 Lg = 1 μmにおけるId-Vg特性. (a) p-channel PNBT SOI-FET, (b) n-channel PNBT SOI-FET.

50

図3.10 Lg = 1 μmにおけるId, Ib–Vg特性のVsub依存性. (a) p-channel PNBT SOI-FET, (b) n-channel PNBT SOI-FET.

図3.11 実測におけるp-channel PNBT SOI-FETの推定バンド図.

P

⁺

N P N

⁺

Source/Drain Gate Floating Body

Electron

Hole

Barrier Height Negative V_sub

Zero V_sub

E

_c

E

_v

51

図3.12は, super-steep SSが現れる電圧条件におけるLg = 1 μm及びLg = 0.2 μm のId, Ib-Vg特性を示す. Lg = 1 μmでは, super-steep SSはId = 1 pAレベルから生 じることが分かる. また, Vbが増加するとon/off比は向上する. しかし, Vb = 1.0 VでIbはIdよりも大きくなってしまう. 一方, Lg = 0.2 μmではIbがIdよりも低い 状態を全Vb条件で満たしている. しかしながら, super-steep SSは, Id = 0.1–1 nA レベルから生じる. すなわち, Lg = 0.2 μmにおけるon/off比は, Lg = 1 μmのon/off 比よりも小さい. 上記の Lg 依存性は, “ソース–ドレイン間”と“ソース–ボディ端 子間” のVth差に起因すると考えられる. 図3.13は, Lg = 1 μmとLg = 0.2 μm の違 いを説明する PNBT SOI-FET 上面図である. “ソース–ドレイン間”及び“ソース–

ボディ端子間”は, 異なる距離を有する. したがって, これら 2 つの方向間の Vth

もまた異なると推測される. Lg = 0.2 μm における“ソース–ドレイン間”の Vthは MOSFETの短チャネル効果のため, Lg = 1 μmのVthよりも低くなる. 従って, “ソ ース–ボディ端子間”電流が流れ始める前に, 通常の MOSFET におけるサブスレ ッショルド電流が流れ始める. これによって, Lg = 0.2 μmでは super-steep SSが 発生する電流レベルが増加すると考えられる. そして, Lg = 1 μmのとき, “ソース

–ドレイン間”と“ソース–ボディ端子間”の Vth はほぼ同じになっていると考えら

れる. そのため, super-steep SSは, “ソース–ドレイン間”のサブスレッショルド電 流が流れ始めるのと同時に非常に低い電流レベルから始まる.

52

図3.12 super-steep SS発生時のVb条件におけるId, Ib–Vg特性. (a) Lg = 1 μmにお けるp-channel PNBT SOI-FET, (b) Lg = 1 μmにおけるn-channel PNBT SOI-FET, (c) Lg = 0.2 μmにおけるp-channel PNBT SOI-FET, (d) Lg = 0.2 μmにおけるn-channel PNBT SOI-FET. 実線 : Id, 点線 : Ib.

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-1.0 -0.5 0 0.5

Drain/Body Current (A)

Gate Voltage (V) -0.6 V

-0.8 V -1.0 V V_b

p-channel L_g= 1 μm W_g= 1 μm W_b= 1.2 μm V_d= -0.1 V V_sub= -3.0 V

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.5 0 0.5 1.0

Drain/Body Current (A)

Gate Voltage (V) 0.6 V 0.8 V 1.0 V n-channel

L_g= 1 μm W_g= 1 μm W_b= 1.2 μm V_d= 0.1 V V_sub= 0 V

V_b

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-1.0 -0.5 0 0.5

Drain/Body Current (A)

Gate Voltage (V) -0.6 V

-0.8 V -1.0 V V_b

p-channel L_g= 0.2 μm W_g= 1 μm W_b= 1.2 μm V_d= -0.1 V V_sub= -3.0 V

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.5 0 0.5 1.0

Drain/Body Current (A)

Gate Voltage (V) 0.6 V 0.8 V 1.0 V n-channel

L_g= 0.2 μm W_g= 1 μm W_b= 1.2 μm V_d= 0.1 V V_sub= 0 V

V_b

(a) (b)

(c) (d)

Conventional Subthreshold

Current

Conventional Subthreshold

Current

53

図3.13 PNBT SOI-FETにおけるLg = 1 μmとLg = 0.2 μmの違い. ボディ長Lbは Lgとともに変化させている.

図3.14には図3.12における最小SS点のId, Ib及びId/Ib比のまとめを示す. Lg

= 1 μmでは, Id/Ib比は大きくても3未満であるのに対し, Lg = 0.2 μmでのId / Ib比 は最大で100近くある. しかし, Id/Ib比はVbが増加すると減少する. 3.4.2項で述 べたように, Ibによる消費電力が Idによる消費電力よりも低くなるよう, Id/Ib 比 はVb/Vd比よりも高いことが望ましい. 例えば, p-channel PNBT SOI-FETでは, Lg

= 0.2 μmのとき, Vb = 0.8VのId/Ib比はVb/Vd比 (= 8)よりも高い. これは, P = I × V を考えるとボディの消費電力がドレインの消費電力よりも小さいことを意味す る. さらに, 今回作製したデバイスでは, 図3.13に示したように, LbとLgが共に 変化している. Lb はソース/ドレインとボディ端子間にあるサイリスタのゲート 幅に相当する. これは Lgを短くすると Lbも細くなり, ボディ電流が減少するこ とを意味し, 実際に, IbはLg = 0.2 μmにおいて減少している. すなわち, 実測に おいても, PNBT SOI-FET は, デバイスサイズと電圧条件をうまく選択すれば, 低消費電力動作できる可能性がある.

S D

G B

L_gshortened About the same distance

L_b

54

図3.14 Vg = 最小SS点におけるId, Ib及びId/Ib比. (a) n-channel PNBT SOI-FET, (b) p-channel PNBT SOI-FET.

0.1 1 10 100

1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5

0.6 V 0.8 V 1.0 V 0.6 V 0.8 V 1.0 V

Current Ratio

Drain/Body Current (A)

軸ラベル

Drain Body Ratio Lg= 1 μm

L_g= 0.2 μm n-channel

Body Voltage (V)

0.1 1 10 100

1E-10 1E-9 1E-8 1E-7 1E-6 1E-5

0.6 V 0.8 V 1.0 V 0.6 V 0.8 V 1.0 V

Current Ratio

Drain/Body Current (A)

軸ラベル

Drain Body Ratio L_g= 1 μm

L_g= 0.2 μm p-channel

Body Voltage (V)

(b)

(a)

55

図3.15にId–Vg特性のdouble sweep測定結果を示す. すべての条件でヒステリ シス特性を持っていることが分かる. 図 3.7 で示したように, PNBT SOI-FET は チャネル下部にキャリアが蓄積する. これによって“オフ状態からオン状態”と

“オン状態からオフ状態”でチャネル下部状態が異なる. “オン状態からオフ状態” では, ゲートをオフ方向にスイープさせた場合でもボディの電位が維持される ため, ヒステリシス特性を有する. この現象は, キャリアの蓄積を用いるメカニ ズムで動作する他の先行研究デバイスにおいても確認されている[4]–[6], [8]–

[10]. Lg = 1 μmではVbが増加するにつれて, ヒステリシス幅が増加していること

が分かる. 特に, Lg = 1 μmのVb = 1 Vにおけるp-channel PNBT SOI-FETは, オフ することができていない. Vb が高いときは強い正のフィードバックが引き起こ され, 特にターンオフできない状態では, SOI 全体がキャリアで満たされること により, ゲートからの電場の影響が完全に遮断されていると考えられる[6]. 対 して, Lg = 0.2 μmにおけるヒステリシス幅は, Lg = 1 μmにおけるヒステリシス幅 よりも小さい. Lg = 1 μmとLg = 0.2 μmとの差は, 引き起こされるフィードバッ クの強さや, n (またはp) 領域とチャネル領域におけるキャリア蓄積領域の体積 差があるためと考えられる. 図3.16はsuper-steep SS発生時の電圧（トリガ電圧）

とヒステリシス幅のまとめを示している. Lg = 1 μm, Vb = 1 Vのp-channel PNBT

SOI-FET以外はヒステリシス幅が0.1 V以下であり, これは, PNBT SOI-FETを使

用したCMOSではヒステリシス幅が存在するものの, VDD = 0.1 Vでもオン/オフ 状態を切り替え, スイングすることができる可能性を示唆している.

ここまでの結果をまとめると, on/off比, Id/Ib比, ヒステリシス幅はトレードオ フの関係にあることが分かった. Lg のスケーリングは, Id/Ib 比およびヒステリシ ス特性を改善するが, on/off 比を劣化させる. 逆に on/off 比を増大させる条件で は, Id/Ib比の劣化及びヒステリシス幅の増大が発生する. しかしながら, 図3.12–

図3.14から, “ソース–ボディ端子間”のVthを“ソース–ドレイン間”のVthと同じに 設定できた場合には, on/off 比が改善できることが示唆される. これは, PNBT

SOI-FET の Lgスケーリングにおいては好ましい特性である. PNBT SOI-FET は,

上述の条件を考慮して最適化する必要があると分かった. そして, on/off 比, Id/Ib

比, ヒステリシス幅のトレードオフを克服するためには構造に関して更なる研 究を必要とする.

56

図3.15 Double sweep測定におけるId−Vg特性. (a) Lg = 1 μmにおけるp-channel PNBT SOI-FET, (b) Lg = 1 μmにおけるn-channel PNBT SOI-FET, (c) Lg = 0.2 μmに おけるp-channel PNBT SOI-FET, (d) Lg = 0.2 μmにおけるn-channel PNBT SOI-FET.

実線 : 順方向スイープ, 点線 : 逆方向スイープ.

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.6 -0.5 -0.4 -0.3 -0.2

Drain Current (A)

Gate Voltage (V) -0.6 V

-0.8 V -1.0 V V_b

p-channel Lg= 0.2 μm Wg= 1 μm Wb= 1.2 μm Vd= -0.1 V V_sub= -3.0 V

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

0.2 0.3 0.4 0.5 0.6

Drain Current (A)

Gate Voltage (V) 0.6 V 0.8 V 1.0 V V_b n-channel

Lg= 0.2 μm W_g= 1 μm Wb= 1.2 μm Vd= 0.1 V Vsub= 0 V 1E-14

1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.6 -0.5 -0.4 -0.3 -0.2

Drain Current (A)

Gate Voltage (V) -0.6 V

-0.8 V -1.0 V V_b p-channel Lg= 1 μm W_g= 1 μm Wb= 1.2 μm V_d= -0.1 V Vsub= -3.0 V

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

0.2 0.3 0.4 0.5 0.6

Drain Current (A)

Gate Voltage (V) 0.6 V

0.8 V 1.0 V n-channel Lg= 1 μm Wg= 1 μm Wb= 1.2 μm Vd= 0.1 V V_sub= 0 V

V_b

(a) (b)

(c) (d)

57

図 3.16 トリガ電圧とヒステリシス特性のまとめ. (a) n-channel PNBT SOI-FET, (b) p-channel PNBT SOI-FET.

0 20 40 60 80 100 120

0 0.1 0.2 0.3 0.4 0.5 0.6

0.6 V 0.8 V 1.0 V 0.6 V 0.8 V 1.0 V

Hysteresis Width (mV)

Trigger Voltage (V)

軸ラベル

Forward Backward Width L_g= 1 μm L_g= 0.2 μm n-channel

Body Voltage (V)

0 20 40 60 80 100 120

-0.5 -0.4 -0.3 -0.2 -0.1 0

0.6 V 0.8 V 1.0 V 0.6 V 0.8 V 1.0 V

Hysteresis Width (mV)

Trigger Voltage (V)

軸ラベル

Forward Backward Width L_g= 1 μm L_g= 0.2 μm

p-channel

Body Voltage (V)

(b)

(a)

58

以下では高速動作を見据えて, PNBT SOI-FETのVd依存性について測定を行っ た. 図3.17に, 異なるVdにおけるId, Ib–Vg特性を示す. Lg = 1 μmでは, Vdの値に かかわらず, super-steep SSが同じトリガ電圧で現れていることが分かる.しかし,

Lg = 0.2 μm のときは, サブスレッショルド電流が流れ始める点はシフトしてい

ることが分かる. これは, “ソース–ドレイン間”の Vthが短チャネル効果によって 変動したためと考えられる. 次に Id–Vd特性を図 3.18 に示す. 線形領域, 飽和領 域共に, 通常の MOSFET と同様の特性を持つことが分かる. ただし, 図 3.19 で 示すように, Vd = 0 V でわずかな逆方向リーク電流が流れる. これは, ドレイン からボディ端子に流れるリーク電流である. 実際に回路を設計する際は, この リーク電流を考慮する必要がある.

図3.17 Id, Ib−Vg 特性のVd依存性. (a) Lg = 1 μmにおけるp-channel PNBT SOI-FET, (b) Lg = 1 μmにおけるn-channel PNBT SOI-FET, (c) Lg = 0.2 μmにおける p-channel PNBT SOI-FET, (d) Lg = 0.2 μmにおけるn-channel PNBT SOI-FET. 実線 : Id, 点線 : Ib.

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-1.0 -0.5 0 0.5

Drain/Body Current (A)

Gate Voltage (V) -0.1 V

-0.6 V -1.0 V

p-channel L_g= 0.2 μm W_g= 1 μm W_b= 1.2 μm V_b= -0.8 V Vsub= -3.0 V

V_d

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.5 0 0.5 1.0

Drain/Body Current (A)

Gate Voltage (V) 0.1 V 0.6 V 1.0 V n-channel

Lg= 0.2 μm W_g= 1 μm W_b= 1.2 μm V_b= 0.8 V V_sub= 0 V

V_d 1E-14

1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-1.0 -0.5 0 0.5

Drain/Body Current (A)

Gate Voltage (V) -0.1 V

-0.6 V -1.0 V

p-channel L_g= 1 μm W_g= 1 μm W_b= 1.2 μm V_b= -0.8 V V_sub= -3.0 V

V_d

1E-14 1E-13 1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

-0.5 0 0.5 1.0

Drain/Body Current (A)

Gate Voltage (V) 0.1 V 0.6 V 1.0 V n-channel

L_g= 1 μm W_g= 1 μm W_b= 1.2 μm V_b= 0.8 V V_sub= 0 V

V_d

Vth Shift by SCE Vth Shift by SCE

(a) (b)

(c) (d)

59

図3.18 PNBT SOI-FETのId–Vd特性. (a) Lg = 1 μmにおけるp-channel PNBT SOI-FET, (b) Lg = 1 μmにおけるn-channel PNBT SOI-FET, (c) Lg = 0.2 μmにおける p-channel PNBT SOI-FET, (d) Lg = 0.2 μmにおけるn-channel PNBT SOI-FET.

0 1.0E-6 2.0E-6 3.0E-6 4.0E-6 5.0E-6 6.0E-6

-1.0 -0.8 -0.6 -0.4 -0.2 0

Drain Current (A)

Drain Voltage (V)

p-channel

Lg= 1 μmWg= 1 μmWb= 1.2 μm Vb= -0.8 VVsub= -3.0 V

Vg= -0.4 V ~ -1.0 V, 0.1 V step

0 1.0E-6 2.0E-6 3.0E-6 4.0E-6 5.0E-6 6.0E-6

0 0.2 0.4 0.6 0.8 1.0

Drain Current (A)

Drain Voltage (V)

n-channel Lg= 1 μmWg= 1 μmWb= 1.2 μm Vb= 0.8 VVsub= 0 V V_g= 0.4 V ~ 1.0 V, 0.1 V step

0 5.0E-6 1.0E-5 1.5E-5 2.0E-5 2.5E-5

-1.0 -0.8 -0.6 -0.4 -0.2 0

Drain Current (A)

Drain Voltage (V)

Vb= -0.8 VVsub= -3.0 V Vg= -0.4 V ~ -1.0 V, 0.1 V step

p-channel L_g= 0.2 μmW_g= 1 μm W_b= 1.2 μm

0 5.0E-6 1.0E-5 1.5E-5 2.0E-5 2.5E-5

0 0.2 0.4 0.6 0.8 1.0

Drain Current (A)

Drain Voltage (V)

Vb= 0.8 VVsub= 0 V Vg= 0.4 V ~ 1.0 V, 0.1 V step n-channel

Lg= 0.2 μmWg= 1 μm Wb= 1.2 μm

(a) (b)

(c) (d)

60

図3.19 図3.18(d) のId−Vd特性における0 V付近拡大図.

ドキュメント内 急峻なサブスレッショルド特性を持つ PN-body tied SOI-FET の研究 森貴之 金沢工業大学大学院工学研究科 電気電子工学専攻 指導教員井田次郎教授 2019 年 3 月 (ページ 60-72)