第 6 章 結論
6.2 各章のまとめ
<第1章>
第 1 章では極低消費電力 LSI 及び極低入力電力用整流デバイスの必要性と,
MOSFET 低消費電力化にむけたこれまでの取り組み, RF-EH に向けた先行研究,
従来型MOSFET及びダイオードの理論限界とそれを克服するための新原理デバ
イスを紹介した. 先行研究されている steep SS デバイス及びゼロバイアスダイ オードは, いずれもまだ十分な特性が得られたとは言えず研究段階にあり, 本 研究では新たな候補として, PNBT SOI-FETを提案した.
<第2章>
第 2 章では, 論文中で使用したデバイスの作製方法及びシミュレーション方 法に関して説明を行った.
<第3章>
第3章では PNBT SOI-FETの動作機構を明らかにし, p-channel 及びn-channel PNBT SOI-FETの動作を実証した. PNBT SOI-FETは低いVd (0.1 V) かつ低いIoff
(< 1 pA/μm) でsuper-steep SS を発生させることが可能であると分かった. また, 実測ではp-channel PNBT SOI-FETのIbを低減するために負のVsubが必要である ことを見出した. Ib とヒステリシス特性は存在するものの, 条件によっては小さ くすることが可能であると分かった. ただし, Lgスケーリングはon/off比の劣化 を招くことが分かり, 改善が必要と判明した.
<第4章>
第4章ではon/off比改善のために, TCADシミュレーションによって各種デバ
イスパラメータの最適化を行った. まず, SRHモデルのキャリア寿命パラメータ
がon/off比に大きく影響することが分かった. Lgスケーリングによるon/off比の
劣化は, Wb, Wg のスケーリング及びNch, Nbの最適化によって改善可能であるこ とが分かった. また, Tox及びTsiはFBEを引き起こすために適度な厚さが必要で
105
あると分かった.
<第5章>
第5章では, RF-EH 用整流デバイスとして PNBT diodeを提案, 特性を評価し
た. PNBT diodeは従来のMOS diodeに比べて1/10以上低い逆方向リーク電流を 持ちつつ, 50 mVの低入力電圧でも極急峻なターンオン特性を持つことが分かっ た. また, PNBT diodeで半波整流回路を作製し, 10 mVの極小振幅電圧の整流及
び周波数 30 MHz までの動作を確認した. 解決すべき課題はあるものの, PNBT
diodeは高効率RF-EH用整流デバイスの有望な候補であると言える.
6.3 全体のまとめ及び今後の展望
表6.1にsteep SSデバイス先行研究結果とPNBT SOI-FETの比較を示す. PNBT
SOI-FET は他の steep SS デバイスと比較しても優れた特性を持っていることが
分かる. しかしながら, FBE を使用するため, キャリアの蓄積及び排出に時間が かかることが予想され, 動作スピードに懸念がある. これに関しては今後のさ らなる研究が必要である. また, 極低電力用 LSIとして使用するためには, Vbを さらに低減させる必要がある. 特に, CMOS動作ではボディ端子に流れるリーク 電流を抑える必要があるため, 改善が必要と考えられる.
本研究で検討を行った極低電力用 LSI及び RF-EH 以外の用途としては, キャ リアの蓄積を利用した1T-DRAMや, 微小電圧変化を検知するセンサ, 急峻な電 圧変化を模擬できることからニューロモルフィックチップにおけるニューロン 回路への応用が期待できる.
今後, 更なる性能の改善は必要だが, PNBT SOI-FETは図6.1に示すような, IoT デバイスの極低消費電力化から EH 用整流デバイスまでをカバーできる可能性 を秘めた有望なデバイスであると言えよう.
106
表6.1 steep SSデバイス先行研究結果とPNBT SOI-FETの比較.
図6.1 PNBT SOI-FETを用いたEH-極低消費電力LSIシステムの展望.
Tunnel FET Negative capacitance FET
MEM logic
switch I-MOS SOI MOSFET
using FBE Feedback FET Z2-FET PNBT SOI-FET SSmin 21 mV/dec
good
24 mV/dec good
< 0.1 mV/dec excellent
5.88 mV/dec excellent
0.058 mV/dec excellent
2 mV/dec excellent
< 1 mV/dec excellent
< 1 mV/dec excellent
Vd 0.1 V
low
0.2 V low
10 mV very low
5.76 V very high
1.3 V not enough
1.2 V not enough
1.5 V not enough
0.1 V good Ion 1×10-9 A/μm
low
8×10–7 A/μm not enough
1×10–5 A good
4×10–5 A/μm good
1×10-4 A/μm good
1×10-4 A/μm good
5×10-4 A/μm good
1×10-6 A/μm good Ioff < 1×10-15 A/μm
low
4×10–15 A/μm low
< 1×10–14 A low
1×10–9 A/μm high
1×10–12 A/μm low
5×10–12 A/μm low
1×10–11 A/μm low
< 1×10–12 A/μm low
Hysteresis none 20 mV
negligible
1.0 V
significant none 2 mV
negligible
0.18 V
with with < 0.1 mV
negligible
S/D asymmetry symmetry symmetry asymmetry symmetry asymmetry asymmetry symmetry
Comment
高いIonと急峻 なSSを両立す るデバイスの 作成はまだで きていない
動作スピード に関する懸念
あり
ヒステリシス 特性と機械的 強度の問題あ
り
アバランシェ 降伏を起こす ためにに高い 電圧が必要
I-MOSより低い Vdだが、Siで 1.0 Vを切るの は難しい
ヒステリシス 特性とプログ ラミング動作 が必要な問題
あり
1T-DRAMへの 応用が主に検 討されている
動作スピード は？
Vbは更に低減す る必要あり?
107
付録 A シミュレーションにおける PN-body tied SOI-FET の各種物 理量分布
ここでは, 第 4 章でシミュレーションを行った際のデバイス内各種物理量分 布の詳細を記載する. 図 A.1 にシミュレーションされた Id–Vg特性を示す. 図内 に示された“off state”及び“on state”における各種物理量を以下に示す. 分布は図 A.2(a) に示すようにSOIを Gate直下 (Gateから1 nm), SOI 中心 (Gateから 25 nm), Box直上 (Gateから 49 nm) でスライスした際の分布及び図A.2(b) に示す デバイス最前面における各種物理量（電子・正孔濃度, 電子・正孔電流密度, 生 成再結合レート, 電界強度, 電位）を図A.3–図A.42に示す.
図A.1 シミュレーションされた PNBT SOI-FET のId–Vg特性. オフ時とオン時 の各種物理量分布を抽出した.
1E-16 1E-14 1E-12 1E-10 1E-8 1E-6 1E-4
-0.5 0 0.5 1.0
Drain Current (A)
Gate Voltage (V)
Vd= 0.1 V Vb= 0.8 V lifetime ×0.02
on state
off state
108
図A.2 断面カット条件. (a) 奥行き方向, (b) 最前面.
図A.3 電子濃度 (ゲート直下). (a) オフ時, (b) オン時.
図A.4 正孔濃度 (ゲート直下). (a) オフ時, (b) オン時.
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
109
図A.5 電子電流密度 (ゲート直下). (a) オフ時, (b) オン時.
図A.6 正孔電流密度 (ゲート直下). (a) オフ時, (b) オン時.
図A.7 SRH生成再結合レート (ゲート直下). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
110
図A.8 Auger生成再結合レート (ゲート直下). (a) オフ時, (b) オン時.
図A.9 トンネル生成レート (ゲート直下). (a) オフ時, (b) オン時.
図A.10 総生成再結合レート (ゲート直下). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
111
図A.11 電界強度 (ゲート直下). (a) オフ時, (b) オン時.
図A.12 電位 (ゲート直下). (a) オフ時, (b) オン時.
図A.13 電子濃度 (SOI中心). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
112
図A.14 正孔濃度 (SOI中心). (a) オフ時, (b) オン時.
図A.15 電子電流密度 (SOI中心). (a) オフ時, (b) オン時.
図A.16 正孔電流密度 (SOI中心). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
113
図A.17 SRH生成再結合レート (SOI中心). (a) オフ時, (b) オン時.
図A.18 Auger生成再結合レート (SOI中心). (a) オフ時, (b) オン時.
図A.19 トンネル生成レート (SOI中心). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
114
図A.20 総生成再結合レート (SOI中心). (a) オフ時, (b) オン時.
図A.21 電界強度 (SOI中心). (a) オフ時, (b) オン時.
図A.22 電位 (SOI中心). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
115
図A.23 電子濃度 (Box直上). (a) オフ時, (b) オン時.
図A.24 正孔濃度 (Box直上). (a) オフ時, (b) オン時.
図A.25 電子電流密度 (Box直上). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
116
図A.26 正孔電流密度 (Box直上). (a) オフ時, (b) オン時.
図A.27 SRH生成再結合レート (Box直上). (a) オフ時, (b) オン時.
図A.28 Auger生成再結合レート (Box直上). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
117
図A.29 トンネル生成レート (Box直上). (a) オフ時, (b) オン時.
図A.30 総生成再結合レート (Box直上). (a) オフ時, (b) オン時.
図A.31 電界強度 (Box直上). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
118
図A.32 電位 (Box直上). (a) オフ時, (b) オン時.
図A.33 電子濃度 (最前面). (a) オフ時, (b) オン時.
図A.34 正孔濃度 (最前面). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
119
図A.35 電子電流密度 (最前面). (a) オフ時, (b) オン時.
図A.36 正孔電流密度 (最前面). (a) オフ時, (b) オン時.
図A.37 SRH生成再結合レート (最前面). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
120
図A.38 Auger生成再結合レート (最前面). (a) オフ時, (b) オン時.
図A.39 トンネル生成レート (最前面). (a) オフ時, (b) オン時.
図A.40 総生成再結合レート (最前面). (a) オフ時, (b) オン時.
off state on state
(a) (b)
off state on state
(a) (b)
off state on state
(a) (b)
121
図A.41 電界強度 (最前面). (a) オフ時, (b) オン時.
図A.42 電位 (最前面). (a) オフ時, (b) オン時.
各種物理量分布から以下のことが言える.
<電子濃度・電子電流密度>
電子は主としてソース・ドレイン間で流れる. ボディ方向へは流れない. オン状 態ではゲート界面のみならず, チャネル下部でも電子電流が流れる.
<正孔濃度・正孔電流密度>
本文中の通り, オン状態では正孔がチャネル下部に蓄積することが分かる. 正 孔電流はボディ付近で密度を増しており, 正孔がボディ端子から供給されてい ることが分かる.
off state on state
(a) (b)
off state on state
(a) (b)
122
<生成再結合レート>
SRH 再結合がレートの大半を占めていることが分かる. 特にベース部でレート が高く, 正孔注入時に再結合が発生していると考えられる. GIDL によるバンド 間トンネルはゲート界面でごくわずかに発生しており, super-steepSS特性にはほ とんど影響しないと考えられる.
<電界・電位>
電界の変化はほとんどなく, 電位はオン時にベース部とチャネル下部で注入キ ャリアの影響により変動していると考えられる.
謝辞
本 研 究 は 金 沢 工 業 大 学 工 学 部 電 気 電 子 工 学 科, 井 田 次 郎 教 授 の ご 指 導 の 下 行 わ れ ま し た. 井 田 次 郎 教 授 か ら は 終 始 適 切 な 研 究 へ の ご 教 示, ご 鞭 撻 を 賜 り ま し た. こ こ に 深 謝 の 意 を 表 し ま す. 私 が 博 士 前 期 課 程 に い た と き か ら 親 身 に 面 倒 を 見 て い た だ き, ま た 研 究 員 と し て 受 け 入 れ て い た だ き ま し た こ と, 感 謝 の 念 に 堪 え ま せ ん.
金 沢 工 業 大 学 工 学 部 電 気 電 子 工 学 科, 山 口 敦 史 教 授, 宮 田 俊 弘 教 授 に は, 本 学 位 論 文 審 査 の 副 査 と し て 有 益 な ご 助 言, ご 討 論 を 賜 り ま し た. 深 く 感 謝 申 し 上 げ ま す.
奈 良 先 端 科 学 技 術 大 学 院 大 学 物 質 創 成 科 学 研 究 科, 太 田 淳 教 授, 国 立 研 究 開 発 法 人 産 業 技 術 総 合 研 究 所 ナ ノ エ レ ク ト ロ ニ ク ス 研 究 部 門 ナ ノ CMOS 集 積 グ ル ー プ 主 任 研 究 員, 森 貴 洋 博 士 に は, 本 学 位 論 文 審 査 の 外 部 副 査 と し て ご 討 論 を 賜 り ま し た. 集 積 回 路・半 導 体 デ バ イ ス に お け る 先 駆 的 研 究 者 の 立 場 か ら, 的 確 で 示 唆 に 富 ん だ ご 助 言 を 頂 き ま し た こ と に 深 謝 い た し ま す.
金 沢 工 業 大 学 工 学 部 電 気 電 子 工 学 科, 伊 東 健 治 教 授, 野 口 啓 介 教 授 に は, エ ネ ル ギ ー ハ ー ベ ス テ ィ ン グ の 研 究 に お い て ご 協 力 を 頂 き ま し た. 心 か ら 感 謝 い た し ま す.
本 研 究 活 動 は 井 田 次 郎 研 究 室 卒 業・修 了 生, 学 生 皆 様 の ご 協 力 に よ っ て 行 わ れ ま し た. 平 成 29 年 度 博 士 前 期 課 程 修 了 生 の 吉 田 貴 大 氏, 堀 井 隆 史 氏, 岩 田 潤 平 氏, 武 田 和 馬 氏, 現 研 究 室 メ ン バ ー で あ る 百 瀬 駿 氏, 中 野 駿 一 氏, 遠 藤 大 貴 氏, 矢 吹 亘 氏, 土 谷 康 徳 氏 に 感 謝 い た し ま す.
最 後 に, 研 究 活 動 を 様 々 な 面 で 支 え て く れ た 家 族 に 感 謝 い た し ま す.
本 研 究 の 一 部 は JST-CREST Grant Number JPMJCR16Q1 及 び MEXT KAKENHI Grant Number 25109002 の 支 援 を 受 け て い ま す.
本 研 究 の 一 部 は 東 京 大 学 大 規 模 集 積 シ ス テ ム 設 計 教 育 研 究 セ ン タ ー を 通 し ケ イ デ ン ス 株 式 会 社 及 び メ ン タ ー グ ラ フ ィ ク ス 株 式 会 社 の 協 力 で 行 わ れ た も の で す.