UPWE 1 UPWE 0 UPDRV 1 UPDRV 0 - - DPI DMI
21. USB装置動作
21.9. 分離 (切り離し)
USB装置制御(UDCON)ﾚｼﾞｽﾀの分離(DETACH)ﾋﾞｯﾄのﾘｾｯﾄ値は 1です。
単にDETACHﾋﾞｯﾄを設定(1)し、そして解除(0)することによって装 置を再列挙(再認識)することが可能です(信号線放電時間を考慮 しなければなりません)。
･ USB装置制御器が全速(Full-speed)動作の場合、DETACHﾋﾞｯ ﾄの設定(1)はD+上のﾌﾟﾙｱｯﾌﾟを切断します。その後のDETACH ﾋﾞｯﾄの解除(0)はD+上のﾌﾟﾙｱｯﾌﾟを接続します。
図21-3. 全速動作での装置分離
分離(Detach)、
その後の取り付け(Attach) EN=1
DETACH=1 (UDCON.0)
D+
D-UVREF
EN=1
DETACH=0 (UDCON.0)
D+
D-UVREF
21.10. 遠隔起動復帰
遠隔起動復帰(Remote Wake-up: または上方向再開(Upstream resume))要求は、装置によって自発的に送ることが許された唯一の 操作です。とにかく、それを行うため、装置は最初にホストからDEVICE_REMOTE_WAKEUP要求が受信されるべきです。
･ 最初にUSB制御器は信号線の休止(Suspend)状態を検知しなければなりません。遠隔起動復帰は休止(Suspend)割り込み(SUSPI)ﾌ ﾗｸﾞが設定(1)されている場合にだけ送ることができます。
･ ﾌｧｰﾑｳｪｱはその後に上方向再開(Upstream resume)列を送るためにUSB装置制御(UDCON)ﾚｼﾞｽﾀの遠隔起動(RMWKUP)ﾋﾞｯﾄを 設定(1)できます。これはUSB信号線の5ms非活性後、制御器によって自動的に行われます。
･ 制御器が上方向再開(Upstream resume)送信を始めると、上方向再開割り込み(UPRSMI)ﾌﾗｸﾞが設定(1)され、(許可されていれば) 割り込みが起動されます。SUSPIが設定(1)されていた場合、SUSPIはﾊｰﾄﾞｳｪｱによって解除(0)されます。
･ 上方向再開(Upstream resume)の最後でRMWKUPﾋﾞｯﾄがﾊｰﾄﾞｳｪｱによって解除(0)されます。
･ 制御器がﾎｽﾄからの良好な再開終了(End Of Resume)を検知すると、(許可されていれば)再開終了割り込み(EORSMI)が起動され ます。
21.11. 不能応答
(STALL)要求
各ｴﾝﾄﾞﾎﾟｲﾝﾄに対する不能応答(STALL)管理は2ﾋﾞｯﾄ(と1ﾌﾗｸﾞ)を使用して行われます。
･ STALLRQ (不能応答要求(STALL Request)許可)
･ STALLRQC (不能応答要求(STALL Request)禁止)
･ STALLEDI (不能応答送信(STALL sent)割り込み)
次の要求で不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸを送るにはｴﾝﾄﾞﾎﾟｲﾝﾄX制御(UECONX)ﾚｼﾞｽﾀのSTALLRQﾋﾞｯﾄが設定(1)されなければなり ません。後続する全ての要求はSTALLRQCﾋﾞｯﾄが設定(1)されるまで、不能応答(STALL)でﾊﾝﾄﾞｼｪｰｸされます。
STALLRQCの設定(1)はSTALLRQﾋﾞｯﾄを自動的に解除(0)します。STALLRQCﾋﾞｯﾄもｿﾌﾄｳｪｱによって設定(1)された後、ﾊｰﾄﾞｳｪｱに よって直ちに解除(0)されます。従ってﾌｧｰﾑｳｪｱはこのﾋﾞｯﾄを決して設定(1)として読まないでしょう。
不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸが送られる度にｴﾝﾄﾞﾎﾟｲﾝﾄX割り込み要求(UEINTX)ﾚｼﾞｽﾀのSTALLEDIﾌﾗｸﾞがUSB制御器によって設 定(1)され、(許可されていれば)ｴﾝﾄﾞﾎﾟｲﾝﾄn(=X)割り込み(EPINTn)が起動されます。
到着ﾊﾟｹｯﾄは破棄されます(OUTﾃﾞｰﾀ受信割り込み要求(RXOUTI)と読み書き可(RWAL)ﾌﾗｸﾞは設定(1)されません)。
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21.11.1. 制御ｴﾝﾄﾞﾎﾟｲﾝﾄに対する特別な考慮 SETUP要求は常に肯定応答(ACK)で応答されます。
不能応答(STALL)要求が制御ｴﾝﾄﾞﾎﾟｲﾝﾄで設定され、SETUP要求が起きると、そのSETUP要求はACKで応答されなければならず、
不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸ要求(STALLRQ)ﾋﾞｯﾄと不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸ送信完了割り込み要求(STALLEDI)ﾌﾗｸﾞは自動的 にﾘｾｯﾄ(=0)されます(SETUP受信割り込み要求(RXSTPI)=1,送信可割り込み要求(TXINI)=0,不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸ送信完了割 り込み要求(STALLEDI) =0,...)。
この管理は列挙管理処理を簡単にします。命令が未支援または異常を含む場合、ﾌｧｰﾑｳｪｱは不能応答(STALLRQ)ﾋﾞｯﾄを設定(1)し て次のSETUP要求を待つ主作業へ戻ることができます。
この機能はGET_DESCRIPTORに対する追加状態送信し得る第8節の検査に適合します。ﾌｧｰﾑｳｪｱは状態受信後、直ちに不能応答 要求(STALLRQ)ﾋﾞｯﾄを設定(1)します。全ての追加状態は以降のSETUP要求まで、自動的に不能応答(STALL)にされます。
21.11.2. 不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸと再試行機構
再試行機構は不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸよりも高い優先順位を持ちます。不能応答(STALL)ﾊﾝﾄﾞｼｪｰｸは不能応答(STALL)ﾊﾝﾄﾞ ｼｪｰｸ要求(STALLRQ)ﾋﾞｯﾄが設定(1)され、且つ再試行の必要がない場合に送信されます。
21.12. 制御ｴﾝﾄﾞﾎﾟｲﾝﾄ管理
SETUP要求は常に肯定応答(ACK)で応答されます。新規のSETUPﾊﾟｹｯﾄが受信されると、(許可されているならば)SETUP受信割り込 み要求(RXSTPI)が起動されます。OUT受信割り込み要求(RXOUTI)は起動されません。
ｴﾝﾄﾞﾎﾟｲﾝﾄX割り込み要求(UEINTX)ﾚｼﾞｽﾀのFIFO制御(FIFOCON)ﾋﾞｯﾄと読み書き可(RWAL)ﾌﾗｸﾞは制御ｴﾝﾄﾞﾎﾟｲﾝﾄに無関係です。
従ってﾌｧｰﾑｳｪｱはこのｴﾝﾄﾞﾎﾟｲﾝﾄでそれらを決して使用してはなりません。読むとそれらの値は常に0です。
制御ｴﾝﾄﾞﾎﾟｲﾝﾄは以下のﾋﾞｯﾄによって管理されます。
・ 新規SETUPﾊﾟｹｯﾄが受信されると、RXSTPIが設定(1)されます。ﾊﾟｹｯﾄの応答とｴﾝﾄﾞﾎﾟｲﾝﾄ ﾊﾞﾝｸの解除のため、これはﾌｧｰﾑｳｪｱに よって解除(0)されるべきです。
・ 新規OUTﾃﾞｰﾀが受信されると、RXOUTIが設定(1)されます。ﾊﾟｹｯﾄの応答とｴﾝﾄﾞﾎﾟｲﾝﾄ ﾊﾞﾝｸの解除のため、これはﾌｧｰﾑｳｪｱに よって解除(0)されるべきです。
・ ﾊﾞﾝｸが新規INﾊﾟｹｯﾄ受け入れ準備可の時に送信可割り込み要求(TXINI)が設定(1)されます。ﾊﾟｹｯﾄの送信とｴﾝﾄﾞﾎﾟｲﾝﾄ ﾊﾞﾝｸの解 除のため、これはﾌｧｰﾑｳｪｱによって解除(0)されるべきです。
制御ｴﾝﾄﾞﾎﾟｲﾝﾄは割り込みで管理されるのではなく、単に状態ﾋﾞｯﾄのﾎﾟｰﾘﾝｸﾞによって管理されるべきです。
21.12.1. 制御出力
次図は制御出力転送を示します。状態段階中、制御器は最初のIN指示票(ﾄｰｸﾝ)で否定応答(NAK)を送信する必要はありません。
・ ﾌｧｰﾑｳｪｱが読まなければならない記述子の正確なﾊﾞｲﾄ数を知っているなら、その後の状態段階が予測でき、次のIN指示子に対し て0長ﾊﾟｹｯﾄ(ZLP)を送信できます。
・ またはﾊﾞｲﾄを読み、全ﾊﾞｲﾄがﾎｽﾄによって送信されてしまったことを知らせる、NAK(否定応答)INﾊﾟｹｯﾄ受信割り込み要求(NAKINI) のﾎﾟｰﾘﾝｸﾞができ、処理単位(Transaction)は既に状態段階です。
図21-4. 制御出力の流れ
SETUP OUT IN
設定(Setup)段階 ﾃﾞｰﾀ(Data)段階 状態(Status)段階
OUT IN
HW↑ NAK
HW↑ HW↑
↓SW
↓SW ↓SW
↓SW USB信号線
RXSTPI RXOUTI TXINI
21.12.2. 制御入力
次図は制御入力転送を示します。USB制御器はCPUとﾎｽﾄから同時に起こる書き込み要求を管理しなければなりません。
図21-5. 制御出力の流れ
SETUP IN OUT
設定(Setup)段階 ﾃﾞｰﾀ(Data)段階 状態(Status)段階
IN OUT
HW↑ NAK
HW↑
HW↑
↓SW
↓SW
↓SW USB信号線
RXSTPI RXOUTI
TXINI ↓SW HW↑
ﾎｽﾄ書き込み許可 CPU書き込み許可
否定応答(NAK)ﾊﾝﾄﾞｼｪｰｸが状態段階命令の最初で常に生成されます。
制御器が状態段階を検知すると、CPUによって書かれた全ﾃﾞｰﾀが消去され、送信可割り込み要求(TXINI)の解除(0)は無効です。
ﾌｧｰﾑｳｪｱは送信が完了か、または受信が完了かを調べます。
OUT再試行は常に肯定応答(ACK)で応答されます。この受信は次の通りです。
・ OUT受信割り込み要求(RXOUTI)ﾌﾗｸﾞが設定(1)されます。 (OUTﾃﾞｰﾀ受信)
・ 送信可割り込み要求(TXINI)ﾌﾗｸﾞが設定(1)されます。 (ﾃﾞｰﾀ送信、新規ﾃﾞｰﾀ受け入れ可) ｿﾌﾄｳｪｱでの手順は次の通りです。
・ 送信可状態設定
・ 待機 (送信完了または受信完了)
・ 受信完了ならﾌﾗｸﾞ解除後復帰、送信完了なら継続へ
一旦OUT状態段階が受信されてしまうと、USB制御器はSETUP要求を待ちます。SETUP要求は他の何れの要求よりも高い優先順位 を持ち、肯定応答(ACK)で応答しなければなりません。これはSETUPが受信された時に、FIFOがﾘｾｯﾄされ、他の何れのﾌﾗｸﾞも解除 (0)されるべきことを意味します。
警告: ﾊﾞｲﾄ計数器は0長OUTﾊﾟｹｯﾄが受信された時にﾘｾｯﾄされます。ﾌｧｰﾑｳｪｱはこれに充分注意しなければなりません。
21.13. OUTｴﾝﾄﾞﾎﾟｲﾝﾄ管理
OUTﾊﾟｹｯﾄはﾎｽﾄによって送られます。受け取りを知らせる、または空でないﾊﾞﾝｸの全てのﾃﾞｰﾀはCPUによって読むことができます。
21.13.1. 概要
ｴﾝﾄﾞﾎﾟｲﾝﾄが先に形成設定されなければなりません。
現在のﾊﾞﾝｸが一杯になる毎にOUT受信割り込み要求(RXOUTI)とFIFO制御(FIFOCON)ﾋﾞｯﾄが設定(1)されます。これはOUT受信割 り込み許可(RXOUTE)ﾋﾞｯﾄが設定(1)なら、割り込みを起動します。ﾌｧｰﾑｳｪｱはRXOUTIﾋﾞｯﾄの解除(0)によってUSB割り込みに応答 できます。ﾌｧｰﾑｳｪｱは現在のﾊﾞﾝｸを開放するためにﾃﾞｰﾀを読み、FIFOCONﾋﾞｯﾄを解除(0)してください。OUTｴﾝﾄﾞﾎﾟｲﾝﾄが2重ﾊﾞﾝｸ で構成されている場合、FIFOCONﾋﾞｯﾄの解除(0)は次のﾊﾞﾝｸに切り替えます。そしてRXOUTIとFIFOCONﾋﾞｯﾄは新しいﾊﾞﾝｸの状態 に応じてﾊｰﾄﾞｳｪｱよって更新されます。
RXOUTIは常にFIFOCONの解除(0)に先立って解除(0)されるべきです。
読み書き可(RWAL)ﾌﾗｸﾞは常に現在のﾊﾞﾝｸの状態を反映します。このﾌﾗｸﾞはﾌｧｰﾑｳｪｱがﾊﾞﾝｸからﾃﾞｰﾀを読める時に設定(1)され、
ﾊﾞﾝｸが空の場合にﾊｰﾄﾞｳｪｱによって解除(0)されます。
図21-6. 1つのOUTﾃﾞｰﾀ ﾊﾞﾝｸ例
OUT DATA (ﾊﾞﾝｸ0へ) ACK OUT ACK
HW↑
HW↑
↓SW
↓SW RXOUTI
FIFOCON
↓SW HW↑
CPUからのﾊﾞﾝｸ0 ﾃﾞｰﾀ読み出し
DATA (ﾊﾞﾝｸ0へ)
CPUからのﾊﾞﾝｸ0 ﾃﾞｰﾀ読み出し NAK
図21-7. 2つのOUTﾃﾞｰﾀ ﾊﾞﾝｸ例
OUT DATA (ﾊﾞﾝｸ0へ) ACK OUT ACK
HW↑
HW↑
↓SW
SW↓
RXOUTI FIFOCON
↓SW HW↑
CPUからのﾊﾞﾝｸ0 DATA (ﾊﾞﾝｸ1へ)
CPUからのﾊﾞﾝｸ1
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21.13.2. 詳細内容
ﾃﾞｰﾀは以下の流れに従い、CPUによって読まれます。
･ ﾎｽﾄによってﾊﾞﾝｸが満たされると、ｴﾝﾄﾞﾎﾟｲﾝﾄn(=X)割り込み(EPINTn)が起動され、許可(OUT受信割り込み許可(RXOUTE)=1)され ていればOUT受信割り込み要求(RXOUTI)ﾌﾗｸﾞが設定(1)されます。CPUはｿﾌﾄｳｪｱ構造に応じてRXOUTIﾌﾗｸﾞまたはFIFO制御 (FIFOCON)ﾋﾞｯﾄのﾎﾟｰﾘﾝｸﾞもできます。
・ CPUはRXOUTIの解除(0)によって割り込みに応答します。
・ CPUは現在のﾊﾞﾝｸ内のﾊﾞｲﾄ数(N)を読めます(N=BYCT)。
・ CPUは現在のﾊﾞﾝｸからﾃﾞｰﾀを読めます(UEDATXのN回読み出し)。
・ 全ﾃﾞｰﾀが読まれる(以下条件)と、CPUはFIFOCONﾋﾞｯﾄの解除(0)によってﾊﾞﾝｸを開放できます。
・ UEDATXのN回読み出し後
・ 読み書き可(RWAL)ﾌﾗｸﾞがﾊｰﾄﾞｳｪｱによって解除(0)された直後
ｴﾝﾄﾞﾎﾟｲﾝﾄが2つのﾊﾞﾝｸを使用する場合、現在のﾊﾞﾝｸがCPUによって読まれる一方、2つ目のﾊﾞﾝｸがﾎｽﾄによって満たされ得ます。
その後、CPUがFIFOCONを解除(0)すると、次(2つ目)のﾊﾞﾝｸが既に(読み出し)の準備が整っているかもしれず、(その場合、)RXOUT Iが直ちに設定(1)されます。
21.14. INｴﾝﾄﾞﾎﾟｲﾝﾄ管理
INﾊﾟｹｯﾄはﾎｽﾄからのIN要求でUSB装置制御器によって送られます。受け取りを知らせる、または一杯でないﾊﾞﾝｸの全てのﾃﾞｰﾀは CPUによって書くことができます。
21.14.1. 概要
ｴﾝﾄﾞﾎﾟｲﾝﾄが先に形成設定されなければなりません。
21.14.1.1. "手動"動作
現在のﾊﾞﾝｸが自由になると、ﾊｰﾄﾞｳｪｱによって送信可割り込み要求(TXINI)が設定(1)されます。これは送信可割り込み許可(TXINE) ﾋﾞｯﾄが設定(1)なら、割り込みを起動します。FIFO制御(FIFOCON)ﾋﾞｯﾄが同時に設定(1)されます。CPUはFIFO内にﾃﾞｰﾀを書き、ﾃﾞｰ ﾀの送信をUSB制御器に許すためにFIFOCONﾋﾞｯﾄを解除(0)してください。INｴﾝﾄﾞﾎﾟｲﾝﾄが2重ﾊﾞﾝｸで構成されている場合、これは次 のﾊﾞﾝｸへの切り替えも行います。TXINIとFIFOCONﾋﾞｯﾄは次のﾊﾞﾝｸの状態に関してﾊｰﾄﾞｳｪｱよって更新されます。
TXINIは常にFIFOCONの解除(0)に先立って解除(0)されるべきです。
読み書き可(RWAL)ﾌﾗｸﾞは常に現在のﾊﾞﾝｸの状態を反映します。このﾋﾞｯﾄはﾌｧｰﾑｳｪｱがﾊﾞﾝｸへﾃﾞｰﾀを書ける時に設定(1)され、ﾊﾞﾝ ｸが一杯の場合にﾊｰﾄﾞｳｪｱによって解除(0)されます。
図21-8. 1つのINﾃﾞｰﾀ ﾊﾞﾝｸ例
IN DATA (ﾊﾞﾝｸ0から) ACK IN
HW↑
HW↑
↓SW
↓SW TXINI
FIFOCON
↓SW HW↑
CPUからのﾊﾞﾝｸ0 ﾃﾞｰﾀ書き込み
DA
CPUからのﾊﾞﾝｸ0 ﾃﾞｰﾀ書き込み NAK
HW↑ ↓SW
図21-9. 2つのINﾃﾞｰﾀ ﾊﾞﾝｸ例
IN DATA (ﾊﾞﾝｸ0から) ACK IN ACK
HW↑
HW↑
↓SW
SW↓
TXINI FIFOCON
↓SW HW↑
CPUからのﾊﾞﾝｸ0 ﾃﾞｰﾀ書き込み
DATA (ﾊﾞﾝｸ1から)
CPUからのﾊﾞﾝｸ1 ﾃﾞｰﾀ書き込み HW↑ ↓SW
ACK
SW↓ CPUからのﾊﾞﾝｸ0
ﾃﾞｰﾀ書き込み
HW↑
HW↑ SW↓ HW↑
21.14.2. 詳細内容
ﾃﾞｰﾀは以下の流れに従い、CPUによって書かれます。
･ ﾊﾞﾝｸが空のとき、ｴﾝﾄﾞﾎﾟｲﾝﾄn(=X)割り込み(EPINTn)が起動され、許可(送信可割り込み許可(TXINE)=1)されていれば送信可割り込 み要求(TXINI)が設定(1)されます。CPUはｿﾌﾄｳｪｱ構造の選択に応じてTXINIまたはFIFO制御(FIFOCON)のﾎﾟｰﾘﾝｸﾞもできます。
・ CPUはTXINIの解除(0)によって割り込みに応答します。
・ CPUは現在のﾊﾞﾝｸ内にﾃﾞｰﾀを書けます(UEDATXの書き込み)。
・ 全ﾃﾞｰﾀが書かれる(以下条件)と、CPUはFIFOCONの解除(0)によってﾊﾞﾝｸを開放できます。
・ UEDATXのN回書き込み後
・ 読み書き可(RWAL)ﾌﾗｸﾞがﾊｰﾄﾞｳｪｱによって解除(0)された直後
ｴﾝﾄﾞﾎﾟｲﾝﾄが2つのﾊﾞﾝｸを使用する場合、現在のﾊﾞﾝｸがCPUによって書かれる一方、2つ目のﾊﾞﾝｸがﾎｽﾄによって読まれ得ます。そ の後、CPUがFIFOCONを解除(0)すると、次(2つ目)のﾊﾞﾝｸが既に準備が整っている(空)かもしれず、(その場合、)TXINIが直ちに設 定(1)されます。
21.14.3. 失敗中止(Abort)
いくつかの状態でﾎｽﾄによって失敗中止(Abort)段階が生成され得ます。
･ 制御転送でIN段階中に0長ﾃﾞｰﾀOUTﾊﾟｹｯﾄが受信された場合
・ 等時(Isochronous)転送に於いてINｴﾝﾄﾞﾎﾟｲﾝﾄでのIN段階中にOUTｴﾝﾄﾞﾎﾟｲﾝﾄでの0長ﾃﾞｰﾀOUTﾊﾟｹｯﾄが受信された場合
・ その他 ...
ﾊﾞﾝｸ消去(KILLBK)ﾋﾞｯﾄは最後に書かれたﾊﾞﾝｸを消す(無効にする)のに使用されます。この失敗中止を管理する最良の方法は次の 操作を実行することです。
図21-10. 失敗中止の流れ図
ｴﾝﾄﾞﾎﾟｲﾝﾄ失敗中止(Abort)
UEIENXﾚｼﾞｽﾀのTXINE=0 TXINI割り込み禁止
失敗中止(Abort)は何も送ってはならないことを 意味し、どのﾊﾞﾝｸも動作中でないという事実に 基づきます。
最後に書かれたﾊﾞﾝｸを消去(無効化)
無効化処置完了待機 UESTA0X
ﾚｼﾞｽﾀのNBUSYBK1,0
=00 ? YES
NO
失敗中止(Abort)実行終了
ｴﾝﾄﾞﾎﾟｲﾝﾄ ﾘｾｯﾄ UEINTXﾚｼﾞｽﾀのKILLBK=1
UEINTXﾚｼﾞｽﾀ のKILLBK=1 ?
YES NO
21.15. 等時