PFC 回路のコモンモードノイズ

昇圧チョッパ方式のPFC回路を例にし，コモンモードノイズ発生メカニズムを説明す る。図4.1に昇圧チョッパ方式のPFC回路図を示す。点ｇはグランド電位とする。交流 電源電圧と相似波形となるようにインダクタ電流iL を制御することで力率を改善する。

この時，半導体素子MOS₁ のドレイン端子が接続されている点pの電位がスイッチング 動作に伴い変動するが，半導体素子MOS₁ドレイン端子と筐体間には放熱シートが存在 し，浮遊容量Cpg が形成されているため，コモンモード電流が流れる。コモンモード電流 は筐体を介して，LISNの接地端子を通り，チョッパ回路部に戻ってくる。

コモンモード電流の抑制には，コモンモードチョークと Yコンデンサで形成するコモ ンモードフィルタを用いることが一般的である。しかし，コモンモードフィルタ追加によ る体格及び重量増加は，充電効率及び走行中の電費低下を招き，省エネルギーの妨げとな る。また，その影響は充電電力の大電力化でさらに顕著になる。

これに対し，コモンモード電流の発生が少ない図4.2に示すバランス型PFCの回路が 研究されている。図4.1のPFC回路との違いは2点あり，整流ダイオードdr3とdr4のア ノード電位と半導体素子MOS1 のソース電位点nとの間にインダクタLn を設けている ことと，負荷の一本端の点lnと点n間にダイオードdnを設けていることである。バラン ス型PFC回路の理想動作波形の概要図を図4.3に示す。インダクタLp，Ln のインダク タンス値が同値の場合，グランド電位の点g^{からみた半導体素子}MOS1 のドレイン電位 点p^{，ソース電位点}n^{それぞれの対地電圧}v_pg，v_ng は相補的な電圧となる。（以降におい て，単に対地電圧と記す場合はグランド電位点gからみた各点の電圧とする。）半導体素 子MOS₁ のソース電位点nにはダイオードd_n のカソード端子と筐体間で浮遊容量C_ng が形成され，半導体素子MOS1のドレイン電位の点pにも筐体との間に浮遊容量Cpg が 存在しており，Cpg とCng のキャパシタンス値が同値の場合，対地電圧vpg，vng を相補 的に動作させた場合，浮遊容量Cpg，Cng を介して流れるコモンモード電流を回路内で還 流し，外部に流れるコモンモード電流は抑制される。また，ダイオードdp，dnの両端電 圧をそれぞれv_dp，v_dn とすると，負荷端子の点lp^，点ln^{の対地電圧}v_lpg，v_lng はそれぞ れ(1)^，(2)^{式で表される。}

v_lpg =v_pg +v_dp (4.1)

MOS₁

LISN g

-i_L p

n dr1

d_r3

dr2

d_r4

dp

C_pg 6 v_ds

図4.1 Circuit diagram of the boost chopper type PFC

MOS1

LISN g

p

n L_p

L_n

Cpg

Cng

lp

ln dr1

dr3

dr2

dr4

dp

d_n v-_dp

^vdn 6 vds

図4.2 Circuit diagram of the balanced boost PFC

vlng =vng−vdn (4.2)

対地電圧vlpg，vlng は理想的には直流電圧となるため，負荷端子の点lp，点lnと筐体 間に存在する浮遊容量Clpg，Clng の影響は無視することができる。

このように，図4.2^{のバランス型}PFCの回路はコモンモードノイズの抑制性能は高い が，半導体素子MOS₁がオンの場合，整流ダイオードd_r1〜d_r4の中で対となる2^つのダ イオードと半導体素子MOS₁ の3素子を導通し，半導体素子MOS₁ がオフの場合，整流 ダイオードd_r1〜d_r4の中で対となる2つのダイオードとダイオードd_p，d_n の4素子を 導通するため，損失が大きいという課題がある。

vds

0 vpg

0

vdp

0

v_lpg 0 vng

0

vdn

0 v_lng 0

図4.3 Illustrated waveforms of the balanced PFC

4.2.1 ^{バランス型} PFC ^{回路の低損失化}

ノイズ性能と損失低減を両立するバランス型ブリッジレスPFC回路が提案されており，

その回路図4.4に示す。交流電源電圧と点 pと点nの間にそれぞれインダクタ L_p，L_n を配置し，双方向スイッチ構成の半導体素子MOS1 とMOS2 で力率改善するようにイ ンダクタ電流iL を制御し，整流は後段のダイオードブリッジdr1〜dr4 で行う。インダ クタLp，Lnのインダクタンス値が同値の場合，半導体素子MOS1 のドレイン電位点p， MOS2のドレイン電位点n^{それぞれの対地電圧}vpg，vng は相補的な電圧となる。点p^に は半導体素子MOS₁ のドレイン電極と筐体間の浮遊容量及びダイオードd_r3 のカソード 電極と筐体間の浮遊容量が形成され，図4.4^{では合成容量}C_pg として示している。また，

MOS1

MOS₂

LISN

lp

ln g

p

n -i_L Lp

Ln

C_pg C_ng

dr1

d_r3

dr2

d_r4 6

vpn

6 idr1

6 i_dr4

図4.4 Circuit diagram of the balanced bridgeless PFC

表4.1 Calculation condition of the loss Input voltagev_in[V] 200 Output voltagevout[V] 400 Output powerpout[W] 3000 Switching frequencyf_sw[kHz] 25

点nには半導体素子MOS2 のドレイン電極と筐体間の浮遊容量及びダイオードdr4のカ ソード電極と筐体間の浮遊容量が形成され，図4.4では合成容量Cng として示している。

バランス型PFC^{と同様に，}Cpg とCngのキャパシタンス値が同値の場合，対地電圧vpg， v_ng を相補的に動作させることで，コモンモード電流は浮遊容量C_pg，C_ng を還流し，交 流電源側に流れるコモンモード電流は抑制される。

また，表4.1の条件で損失試算した結果を図4.5に示す。整流ダイオードd_r1〜d_r4に高 速ダイオードが必要となり，図4.2のバランス型PFC回路の整流ダイオードに対して，順 方向電圧は大きくなるが，半導体素子MOS1がオンの場合，MOS1とMOS2 の2素子の みの導通で，半導体素子MOS1がオフの場合，整流ダイオードdr1〜dr4の中で対となる 2つのダイオードのみの導通となり，主電流の通過素子数を低減できるため，バランス型 PFC^{に対して，約}10 %の低損失化が期待できる。

このように，バランス型ブリッジレスPFCは高効率と低ノイズを両立する性能を有し ている。次章ではバランス型ブリッジレスPFCの具体的な動作と課題について説明する。

0 10 20 30 40 50[W]

balanced boost PFC

balanced bridgeless

PFC

図4.5 Loss breakdown