実験結果

バリ電流を模擬し，ダイオードd_r1とd_r4のリカバリ電荷の差が25 nCとなる様にシミュ レーションした場合の各部波形を図4.9に示す。双方向スイッチ構成の半導体素子MOS₁ とMOS2がオン時において，負荷端の対地電圧vlpg，vlng は15 Vの同相の電位変動が生 じている。

この時のメカニズムを詳しく説明する。ダイオードdr1とdr4がオンからオフになる際 のリカバリ電流はコンデンサC^{，ダイオード}dr1，半導体素子MOS1，MOS2，ダイオー ドd_r4の経路で流れる。ただし，リカバリ電流に差があり，例えば，ダイオードd_r4 のリ カバリ電荷が多い場合には，余剰電荷分は対となるダイオードd_r1を流れず，別の経路を 通っていることになる。対となるダイオードd_r1を通れないとするとコモンモード経路を 流れるしかないため，図4.10に示す様な負荷端の浮遊容量Clpg，Clng を経路としている と考えられる。今回の実機環境の負荷部の浮遊容量Clpg，Clng は2 nFであったが，リカ バリ電荷の差が25 nCの場合，電位変動が12.5 V発生することになる。

上述の検討結果をまとめると，バランス型ブリッジレスPFCは双方向スイッチ構成の 両端の対地電圧vpg，vng を相補的に変化させることで，コモンモード電流は浮遊容量 C_pg，C_ngを還流し，交流電源側に流れるコモンモード電流は抑制されるが，整流部の対 となるダイオードのリカバリ電流の差から生じる負荷端の対地電圧の電位変動がノイズの 支配要因となる。

300[V]

200 100 0 -100 -200 v_pn

10µs 300[V]

200 100 0 -100 -200 vpg

10µs 300[V]

200 100 0 -100 -200 v_ng

10µs 140[V]

120 100 80 60 vlpg

10µs -60[V]

-80 -100 -120 -140 vlng

10µs

図4.8 Simulated waveforms of the balanced bridgeless PFC(capacitance unbalanced)

合のLISN端子電圧vLISN を実機とシミュレーションで比較する。ノイズ性能評価が目 的なので，検証簡易化のため，入力電圧は直流の100 V^{とした。図}4.13^にLISN^端子電 圧のスぺクラム波形，図4.14に各部波形を示す。実機のノイズレベルはシミュレーショ ンに対して30 dB程度大きく，想定の効果を得られていない。半導体素子MOS₁ のドレ イン電位点p，MOS₂ のドレイン電位点nそれぞれの対地電圧v_pg，v_ng は相補的に動作 はしている。しかし，負荷端の対地電圧v_lpg，v_lng は双方向スイッチ構成の半導体素子 MOS1とMOS2がオン時において，15 Vの同相の電位変動が生じている。この波形は図 4.9のシミュレーション波形と非常によく一致している。

300[V]

200 100 0 -100 -200 v_pn

10µs 300[V]

200 100 0 -100 -200 vpg

10µs 300[V]

200 100 0 -100 -200 v_ng

10µs 140[V]

120 100 80 60 vlpg

10µs 6

?^{15 V}

-60[V]

-80 -100 -120 -140 vlng

10µs 6

?^{15 V}

図4.9 Simulated waveforms of the balanced bridgeless PFC(recovery current unbalanced)

図4.15^{に整流ダイオード}d_r1とd_r4がオンからオフに移行する時の電流波形を示す。順 方向に流れていた電流が徐々に減少し，逆方向にリカバリ電流が流れているが，図4.15(b) の拡大波形を見ると，ダイオードd_r1 とd_r4 のリカバリ電流に違いがあることがわかる。

今回の場合，ダイオードdr4 の方が多く流れており，26 nCの電荷の差があった。図4.9 のシミュレーション条件はリカバリ電荷差を25 nCと想定しての結果だが，実機結果とほ ぼ同じ値であり，負荷端の対地電圧の電位変動はリカバリ電荷のばらつきが支配要因とし て考えられる。バランス型ブリッジレスPFCのノイズ性能向上には，整流部の対となる ダイオード間のリカバリ電荷差に起因する対地電圧の電位変動の抑制対策が必要となる。

MOS1

MOS₂ LISN

a b

c d g

lp

ln p

n

C

C_ng C_pg C_lng C_lpg dr1

d_r3

dr2

dr4

Lp

Ln

図4.10 Current path of the balanced bridgeless PFC(recovery current unbalanced)

semiconductor

parasitic capacitor wiring pattern

heatsink

図4.11 Schematic diagram of the balanced bridgeless PFC