基本動作

0 10 20 30 40 50[W]

balanced boost PFC

balanced bridgeless

PFC

図4.5 Loss breakdown

300[V]

200 100 0 -100 -200 v_pn

10µs 300[V]

200 100 0 -100 -200 vpg

10µs 300[V]

200 100 0 -100 -200 v_ng

10µs 140[V]

120 100 80 60 vlpg

10µs -60[V]

-80 -100 -120 -140 vlng

10µs

図4.6 Simulated waveforms of the balanced bridgeless PFC(ideal)

素子特性を合致させる必要はない。また，Clpg，Cnpg は負荷端の浮遊容量であるが，出力 コンデンサC で交流的に短絡されているため，バランスを必要としない。赤色の丸線で 囲った部品は素子特性のバランスが求められるものである。詳細は4.3.2^{で論述するが，}

整流ダイオードd_r1〜d_r4の(i)^{接合容量のばらつきや}(ii)リカバリ電流のばらつきがある 場合，負荷端の対地電圧v_lpg，v_lng に電位変動が生じる。

ln lp

MOS₁ L_p

L_n MOS₂

C_pg C_ng

n p

dr₁ dr₂

dr₃ dr₄

g

C_lpg C_lng

C

図4.7 Circuit diagram of the balanced bridgeless PFC focusing on components that need to be balanced

4.3.2 ^{ダイオード特性の影響}

初めに，(i)接合容量のばらつきについて検証する。実機検証において，整流ダイオー ドd_r1〜d_r4にはSTTH30L06(ST micro) を用いている。ダイオードは印加電圧に応じて 接合容量値が変化するが，データシートによると印加電圧100 V において，接合容量は 50 pF(typ.) となっている。整流動作で対となるダイオードにおいて，それぞれの接合容 量にばらつきがある場合，負荷端の対地電圧vlpg，vlng に電位変動が生じる。例えば交流 電源電圧が正の期間において，整流回路部で動作しているのはダイオードdr1とdr4 であ る。ダイオードdr1 とdr4の接合容量をそれぞれ50 pF，100 pFとした場合の各部のシ ミュレーション波形を図4.8に示す。接合容量の違いによりダイオード印加電圧に相異が 生じ，中性点電位が変化することで，負荷端の対地電圧vlpg，vlng に同相電圧が発生して いることが見て取れる。しかし，接合容量を倍程度ばらつかせたのにも関わらず，対地電 圧の電位変動は少なく，接合容量のばらつきはバランス型ブリッジレスPFCのノイズ抑 制性能の低下に対する寄与度は低い。

次に，(ii)リカバリ電流のばらつきについて検証する。リカバリ電荷のばらつきによる 対地電圧の電位変動を確認するため，ダイオードと逆並列に電流源を配置することでリカ

バリ電流を模擬し，ダイオードd_r1とd_r4のリカバリ電荷の差が25 nCとなる様にシミュ レーションした場合の各部波形を図4.9に示す。双方向スイッチ構成の半導体素子MOS₁ とMOS2がオン時において，負荷端の対地電圧vlpg，vlng は15 Vの同相の電位変動が生 じている。

この時のメカニズムを詳しく説明する。ダイオードdr1とdr4がオンからオフになる際 のリカバリ電流はコンデンサC^{，ダイオード}dr1，半導体素子MOS1，MOS2，ダイオー ドd_r4の経路で流れる。ただし，リカバリ電流に差があり，例えば，ダイオードd_r4 のリ カバリ電荷が多い場合には，余剰電荷分は対となるダイオードd_r1を流れず，別の経路を 通っていることになる。対となるダイオードd_r1を通れないとするとコモンモード経路を 流れるしかないため，図4.10に示す様な負荷端の浮遊容量Clpg，Clng を経路としている と考えられる。今回の実機環境の負荷部の浮遊容量Clpg，Clng は2 nFであったが，リカ バリ電荷の差が25 nCの場合，電位変動が12.5 V発生することになる。

上述の検討結果をまとめると，バランス型ブリッジレスPFCは双方向スイッチ構成の 両端の対地電圧vpg，vng を相補的に変化させることで，コモンモード電流は浮遊容量 C_pg，C_ngを還流し，交流電源側に流れるコモンモード電流は抑制されるが，整流部の対 となるダイオードのリカバリ電流の差から生じる負荷端の対地電圧の電位変動がノイズの 支配要因となる。