C ESL
4.5 実機検証
iddif Ll
Rdamp
ZLISN
Cbi1+Cbi2 Cbo1+Cbo2
Cpg+Cng Clpg+Clng
図4.17 Equivalent circuit diagram of the proposed balanced bridgeless PFC
A = 20log
Zbyp
ZLISN +Zlg+Zbyp
(4.5)
また，ダンピング抵抗Rdampはバイパス経路のコンデンサCbi1，Cbi2，Cbo1，Cbo2と 平滑リアクトルLp とLn の漏れインダクタLlの直列共振を抑制する目的で挿入してい る。ダンピング抵抗値を大きくするとバイパス経路のインピーダンスが大きくなり，ノイ ズ抑制効果が低減するため，臨界制動となるように(6)式から求める抵抗値とする。
Rdamp = 2
√ Ll Cbyp1Cbyp2 Cbyp1+Cbyp2
(4.6)
ここで，Cbyp1 はバイパス経路のコンデンサCbi1 とCbi2の合成容量，Cbyp2 はバイパ ス経路のコンデンサCbo1 とCbo2 の合成容量である。
表4.2 Circuit parameters of the proposed balanced bridgeless PFC
Input side bypassed capacitanceCb1[nF] 200 Input side bypassed capacitanceCb2[nF] 200 Output side bypassed capacitanceCb3[nF] 200 Output side bypassed capacitanceCb4[nF] 200 Common inductanceLl[µF] 20 Damping resistor Rdamp[Ω] 34
図4.16の構成にてスイッチング周波数25 kHzで200 Vに昇圧動作させた場合の負荷端 の対地電圧vlpg を図4.18 に，LISN端子電圧vLISN のスペクトル波形を図4.19にそれ ぞれ示す。ノイズ性能評価が目的なので，検証簡易化のため，入力電圧は直流の100 Vと した。また，実機環境の負荷部の浮遊容量Clpg，Clng は2 nFである。
バイパス経路を追加したことで，負荷端から流出するコモンモード電流が低減し，負荷 端の対地電圧変動はバイパス経路がない場合に対して，約1/10に低減している。これに より，LISN端子電圧の175 kHz成分は減衰量設計値22 dBに対し，20 dB低減出来てい る。なお，5 MHzより高い周波数領域でスペクトラム成分が悪化している。これは，バイ パス経路を設置することにより，外部のノイズ成分がLISN側に流れ易くなったことが要 因の一つだと考えられるが，高周波領域のノイズのため，設置するフィルタで抑制は可能 である。図4.15で示したリカバリ電荷差が生じている場合，制動抵抗Rdamp で消費され
る電力は25 kHzでは0.1 Wであり，損失悪化の寄与度は低い。
次に，CISPR規格を満足するためのフィルタを追加した場合のLISN端子電圧を評価す
る。図4.20に実機検証に用いたフィルタ構成を示す。フィルタ回路の定数は表4.20に示 した値で，図4.16の点a,b,c,d,eに図4.20の点a,b,c,d,eを接続した。
図4.21にフィルタ挿入前後のLISN端子電圧vLISN のスペクトラム波形を示す。フィ ルタの定数の決定に関わる175 kHzの低周波領域のノイズ成分を20 dB低減したことに より，フィルタ1段構成でも規格値を満足できている。
300[V]
200 100 0 -100 -200 vds
10µs
conventional method 140[V]
120 100 80 60 vlpg
10µs 6
?15 V
6?1.5 V proposed method
140[V]
120 100 80 60 vlpg
10µs
図4.18 Measured waveforms of the voltage to ground vlpg when the proposed balanced bridgeless PFC is applied
表4.3 Circuit parameters of the filter
Common mode choke inductanceLcom[mF] 1 Grounding capacitanceCy1[nF] 10 Grounding capacitanceCy2[nF] 10 Grounding capacitanceCy3[nF] 47 Grounding capacitanceCy4[nF] 47
4.6 まとめ
低損失低ノイズとして期待されるバランス型ブリッジレスPFC回路の素子性能のばら つきに対するロバスト化対策として，入出力間にパイパス経路を有するバランス型ブリッ ジレスPFC回路を提案した。バランス型ブリッジレスPFC回路の整流部の対となるダイ オード間のリカバリ電荷差に起因する負荷端の対地電圧の電位変動がノイズの支配要因と
120 100 80 60 40 20 0 -20
[dBuV]
100 k 1 M 10 M
[Hz]
conventional method
proposed method
∆20 dB?
図4.19 Spectrum of the LISN voltagevLISN when the proposed balanced bridgeless PFC is applied
Lcom
Cy1
Cy2
Cy3
Cy4 g
a
c
b
d
図4.20 Circuit diagram of the filter
なることを明らかにし，この対策として，バランス型ブリッジレスPFCの入出力部にコ ンデンサを設置し，リカバリ電流の差分を回収するバイパス経路を設けることで，交流電 源側に流出するコモンモード電流を抑制する方法を提案した。実機検証により，フィルタ の定数の決定に関わる175 kHzの低周波領域のノイズ成分を20 dB低減できることを確
認し，CISPR規格を1段のフィルタで満足できることを示した。
120 100 80 60 40 20 0 -20
[dBuV]
100 k 1 M 10 M
[Hz]
without filter
with filter
図 4.21 Spectrum of the LISN voltage vLISN when the proposed AC direct input type balanced PFC with the filter is applied
第 5 章
SiC-MOS を用いたプッシュプル型 DC-DC
の ZVS によるサージ電圧抑制
相補駆動やソース接地の回路構成によりコモンモードノイズ性能が高いプッ シュプル方式のDC-DCコンバータにおいて，高耐圧かつ低スイッチング損失特 性に優れたSiC-MOSFETを適用することで，Si-IGBTを使用する場合に比べて 低損失化が期待できる。しかし，一次側スイッチの高速なオン・オフ動作に伴 う転流動作に起因して，二次側の整流用ダイオードに過大なサージ電圧が生じ，
サージ電圧のリンギング周波数成分のコモンモードノイズ電流の増加が懸念され る。一次側パワーデバイスのスイッチング速度を低下させる手法や，スナバ回路 等を用いる対策が取られているが，変換効率の低下や回路構成の複雑化などがあ り，実用上の障害になっている。本章では，高効率化が期待されるプッシュプル
方式のDC-DCコンバータのサージ電圧抑制と低損失を両立する駆動方法につい
て提案する。
5.1 はじめに
2017年のEV世界販売は前年比54 %増の100万台を突破し，電動化車両全体の市場規 模は2030年には 300万台を超えるとの予測もある(9) (10)。また，2025年には国内発電量 の2割を超えると予測されるサーバやネットワーク機器の消費電力を目的とした高電圧直 流給電システムの研究も進められており(80)，絶縁型DC-DCコンバータの市場は今後さら に拡大すると思われる。数kWクラスの絶縁型DC-DCコンバータとして一般的にフルブ リッジ方式が適用され，一次側・二次側のスイッチ構成で並列にスナバコンデンサを接続
したDAB(Dual Active Bridge)コンバータがソフトスイッチングによる低損失性能と交流
端電圧の位相差制御による双方向機能を有しているため，盛んに研究されている(82)−(85) 。
一方，デバイスの分野ではSiC-MOSFETが市販され，薄帯ナノ結晶軟磁性材やFe基 ガラス金属粉末等の低鉄損の次世代磁性材料も各社から発表され，それらを用いた変換器 の開発も進められている(86)−(88)。
このような状況の中，プッシュプル方式の絶縁型DC-DCコンバータに着目する。プッ シュプル方式は，スイッチ素子に必要な耐圧は直流電源電圧の2倍以上となるが，相補駆 動やソース接地の回路構成であるため，コモンモードノイズ性能が高い。また，高耐圧か つ低スイッチング損失特性に優れたSiC-MOSFETを適用することで，Si-IGBTを使用す る場合に比べて，効率向上も期待できる。一方で，二次側整流回路部では，一次側スイッ チのオン・オフ動作に伴う転流動作に起因して，二次側整流用パワーデバイスに過大な サージ電圧が生じ，サージ電圧のリンギング周波数成分のコモンモードノイズ電流の増加 が懸念される。従来は，一次側パワーデバイスのスイッチング速度を低下させる手法や，
スナバ回路等を用いる対策が取られているが，変換効率の低下や回路構成の複雑化などが あり，実用上の障害になっていた。
本章では，二次側整流用パワーデバイスのサージ電圧を効果的に抑制する手法を考案 し，装置の変換効率も向上できることを明らかにする。5.2でプッシュプル方式のDC-DC コンバータの回路動作と二次側整流用パワーデバイスに生じる過電圧の関係を整理する。
5.3では新たに考案した変圧器の励磁電流を利用した二次側整流回路の転流動作と各部動 作波形の定式化を行い，二次側整流用パワーデバイスに生じるサージ電圧を低減する条件 を導出する。5.4では回路シミュレーションにより，解析結果の妥当性を検証するととも に，5.5で出力電力3 kWの試作機を用いた実験検証を行い，提案するサージ電圧抑制手 法と装置変換効率の改善効果を実証する。