電子と正孔の密度分布

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図 6. 3 に(a)室温および(b)400℃において、4H-SiC pin ダイオードに順方向電流密度

100A/cm² の電流を通電した時に得られた電流密度分布を示す。室温では、ショックレー型

積層欠陥を避けるように流れている電流が、400℃ではショックレー型積層欠陥の領域も含 めたデバイス全面でほぼ均一に電流が流れている。このように、デバイスの動作温度を上 げることにより、L/W 依存性が小さくなり、デバイスシミュレーションにおいて TEDREC 現象を再現できた。

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n^-ドリフト層は、電子と正孔で満たされ、中央部分でも 10¹⁶cm^-3台の電子と正孔が存在し、

十分な伝導度変調が起こっていることがわかる。この時、n^-ドリフト層の電子と正孔の密度 はほぼ同じとなっているおり、電荷中性条件を満たしている。

図6. 5 電子と正孔の密度分布を測定したショックレー型積層欠陥を有する4H-SiC pinダイ

オード(L/W =50%)の断面 Aと断面Bの位置模式図(CL:Contact Layer、CIL:Carrier Injection Layer、DL:Drift Layer、BL:Buffer Layer、SUB:Substrate)

一方、ショックレー型積層欠陥が存在すると、電子と正孔は、図6. 4のA断面の電子密 度(青実線)と、正孔密度(赤点線)で示すような分布をとる。ショックレー型積層欠陥の場所 には、10¹⁹ cm^-3台の電子と10¹⁸ cm^-3台の正孔が存在しているのに対し、ショックレー型積層 欠陥以外のドリフト層では、電子と正孔の密度が、B断面より最大で一桁減少している。さ らに、ショックレー型積層欠陥のpアノードキャリア注入層側2mm程度の領域で、電子が 10¹⁰ cm^-3台と正孔が10¹³ cm^-3台まで減少している。

n⁺バッファ層からn^-ドリフト層に注入された電子は、ショックレー型積層欠陥で捕獲され る。このため、A断面のショックレー型積層欠陥以外のドリフト層の電子と正孔の密度は、

B断面の60%～10%に減少する。電荷の中性条件により、正孔も電子と同様に減少する。ド

リフト層の抵抗は、電子や正孔の密度に反比例するので、A断面上は抵抗が大きくなるため、

電流はB断面側に集中し、電流密度が増加するため、順方向電圧が増大する。

また、電子は、ショックレー型積層欠陥で捕獲されるため、ショックレー型積層欠陥を DL

CL

SUB CIL

BL SF

A B

P o si ti o n [ m m] 0

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通り抜けて、ショックレー型積層欠陥のn⁺バッファ層から見て反対側の p⁺アノードキャリ ア注入層側へ到達しにくくなる。その結果、ショックレー型積層欠陥の p⁺アノードキャリ ア注入層側の領域の電子密度が減少する。電子密度が10¹⁰ cm^-3台になり、ドナー密度(2×10¹⁴

cm^-3)より小さくなるので、電荷中性条件により、正孔密度がドナー密度より小さくなるが、

電子密度ほどは小さくならない。この領域では、空間電荷がドナー密度とほぼ等しい正の 電荷を持つので、アノードとカソード間の電圧に対応して、この領域の幅(W_D)が変化する。

次に、400℃において、4H-SiC pinダイオードに順方向電流密度100A/cm²の電流を通電し

た時の、電子および正孔の密度分布を、図6. 6に示す。A断面のショックレー型積層欠陥に は、図6. 4と同様に、 10¹⁹ cm^-3台の電子と10¹⁸ cm^-3台の正孔が存在している。しかし、シ ョックレー型積層欠陥のないドリフト層では、A 断面もB断面と同様の電子と正孔の密度 分布を持ち、中央付近でも 10¹⁶cm^-3台の電子と正孔が存在する。このように、A 断面も B 断面も、十分な伝導度変調が起こっており、電流も均一に流れると理解される。

図6. 6 シミュレーションにより得られた400℃、順方向電流密度100A/cm²におけるショッ

クレー型積層欠陥を有するn型のドリフト層を持つ4H-SiC pinダイオードの特定の断面A、

Bでの電子と正孔の密度分布(順方向電流密度=100A/cm²、AとBは図6. 5の点線)

この順方向電圧劣化とTEDRECのデバイスシミュレーション結果について、擬フェルミ 準位を用いて考察する。図6. 7に4H-SiC n型ドリフト層中のショックレー型積層欠陥の準 位とフェルミ準位の関係を示す。E_Cは伝導帯下端、E_Vは価電子帯上端、E_SF はショックレ ー型積層欠陥の準位を示している。E_Fは熱平衡状態のフェルミ準位、E_Fnは電子の、E_Fpは 正孔の擬フェルミ準位をそれぞれ表している。温度は、室温(RT)と 400℃、電流密度は、

0 20 40 60 80 100 120

10¹⁰ 10¹⁵ 10²⁰

Position [mm]

Density [cm-3 ]

400 ℃ 100 A/cm²

Electron density in section A Hole density in section A Electron density in section B Hole density in section B

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0A/cm²と100A/cm²について示した。ドリフト層のドナー密度が2×10¹⁴cm^-3の場合、室温、

0A/cm² において、ショックレー型積層欠陥の準位は、フェルミ準位と伝導帯下端の間に存

在する。電流を増やすと、フェルミ準位が、電子と正孔の擬フェルミ準位に分かれ、電子 の擬フェルミ準位が伝導帯下端に、正孔の擬フェルミ準位が価電子帯上端に近づくように なり、電子、および、正孔の密度が増加する。順方向電流密度100A/cm²では、電子の擬フ ェルミ準位が、ショックレー型積層欠陥の準位より上になるため、ショックレー型積層欠 陥の準位が電子で満たされるようになる。このようにショックレー型積層欠陥に電子が捕 獲され、順方向電圧劣化が発生する。

図6. 7 シミュレーションにより得られた4H-SiC n型ドリフト層中におけるショックレー型

積層欠陥の準位とフェルミ準位の関係と、デバイス温度および通電電流による相違の模式

図(E_C:伝導帯下端、E_V:価電子帯上端、E_SF:ショックレー型積層欠陥の準位、E_F:熱平衡状態の

フェルミ準位、E_Fn、E_Fp:電子、正孔の擬フェルミ準位)

一方、温度を上げると、フェルミ準位はバンドの中央に近づく。同様に、温度を上げた 時の電子の擬フェルミ準位の位置も同様に中央に近づくため、順方向電流密度100A/cm²時 の電子の擬フェルミ準位がショックレー型積層欠陥の準位より下になる。この結果、ショ ックレー型積層欠陥の準位が電子で満たされなくなる。これは、ショックレー型積層欠陥 が電子を放出する確率が大きくなり、ショックレー型積層欠陥にトラップされる確率を上 回ることを意味し、これにより、ショックレー型積層欠陥を横切る電流が流れるようにな ったと考えられる。