ショックレー型積層欠陥を有する p 型ドリフト層を持つ 4H-SiC pin ダイ

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0A/cm²と100A/cm²について示した。ドリフト層のドナー密度が2×10¹⁴cm^-3の場合、室温、

0A/cm² において、ショックレー型積層欠陥の準位は、フェルミ準位と伝導帯下端の間に存

在する。電流を増やすと、フェルミ準位が、電子と正孔の擬フェルミ準位に分かれ、電子 の擬フェルミ準位が伝導帯下端に、正孔の擬フェルミ準位が価電子帯上端に近づくように なり、電子、および、正孔の密度が増加する。順方向電流密度100A/cm²では、電子の擬フ ェルミ準位が、ショックレー型積層欠陥の準位より上になるため、ショックレー型積層欠 陥の準位が電子で満たされるようになる。このようにショックレー型積層欠陥に電子が捕 獲され、順方向電圧劣化が発生する。

図6. 7 シミュレーションにより得られた4H-SiC n型ドリフト層中におけるショックレー型

積層欠陥の準位とフェルミ準位の関係と、デバイス温度および通電電流による相違の模式

図(E_C:伝導帯下端、E_V:価電子帯上端、E_SF:ショックレー型積層欠陥の準位、E_F:熱平衡状態の

フェルミ準位、E_Fn、E_Fp:電子、正孔の擬フェルミ準位)

一方、温度を上げると、フェルミ準位はバンドの中央に近づく。同様に、温度を上げた 時の電子の擬フェルミ準位の位置も同様に中央に近づくため、順方向電流密度100A/cm²時 の電子の擬フェルミ準位がショックレー型積層欠陥の準位より下になる。この結果、ショ ックレー型積層欠陥の準位が電子で満たされなくなる。これは、ショックレー型積層欠陥 が電子を放出する確率が大きくなり、ショックレー型積層欠陥にトラップされる確率を上 回ることを意味し、これにより、ショックレー型積層欠陥を横切る電流が流れるようにな ったと考えられる。

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ード

図6. 8に、ショックレー型積層欠陥を有するp型のドリフト層を持つ4H-SiC pinダイオ

ードの順方向電流密度100A/cm²における順方向電圧の温度依存性に対するシミュレーショ ン結果を示す。n型のドリフト層の場合とほとんど同じ値、傾向を示した。さらに、電流密

度が100A/cm²における室温および400℃での電子と正孔の密度分布を、それぞれ、図6. 9

および図6. 10に示す。こちらも、n型とほぼ同じ分布を示す。ただし、ショックレー型積

層欠陥のpバッファ層側の電子が減少している領域の幅(W_D)が、n型と比べて、6mmと3倍 程度広くなっている。このキャリアが減少している領域の電子密度は10¹¹cm^-3台であり、正 孔密度は、アクセプタ密度(2×10¹⁴cm^-3)とほぼ同じとなっている。この結果、この領域の空 間電荷は、正孔密度とアクセプタ密度の差となり、n 型ドリフト層の時(ドナー密度と等し く、2×10¹⁴cm^-3)と比べて、小さくなる。幅(W_D)が3 倍となっていること、幅(W_D)が不純物 密度の平方根に反比例していることから、p型ドリフト層のこの領域の空間電荷は、n型ド リフト層の場合に対して1/9程度となっていると見積もることができる。このように、p型 ドリフト層を持つ 4H-SiC pin ダイオードも n 型ドリフト層と同様に順方向電圧劣化と

TEDRECが発生し、p型ドリフト層を持つSiCGTで得られた実験結果を再現することが出

来た。

図6. 8 シミュレーションにより得られたショックレー型積層欠陥を有するp型のドリフト

層を持つ4H-SiC pinダイオードの順方向電流密度100A/cm²における順方向電圧の温度依存

性(L:ショックレー型積層欠陥の長さ、W:4H-SiC pinダイオードの幅)

0 200 400 600

4 5 6 7 8 9

Temperature [^oC]

VF [V]

L/W = 90 %

L/W = 50 %

L/W = 0 %

100

図6. 9 シミュレーションにより得られた室温、順方向電流密度100A/cm²におけるショック

レー型積層欠陥を有するp型のドリフト層を持つ4H-SiC pinダイオードの特定の断面A、B での電子と正孔の密度分布(AとBは図6. 5の点線)

図6. 10 シミュレーションにより得られた400℃、順方向電流密度100A/cm²におけるショッ

クレー型積層欠陥を有するp型のドリフト層を持つ4H-SiC pinダイオードの特定の断面A、

Bでの電子と正孔の密度分布(AとBは図6. 5の点線)

0 20 40 60 80 100 120

10¹⁰ 10¹⁵ 10²⁰

Position [mm]

Density [cm-3 ]

RT 100 A/cm²

W

Electron density in section A Hole density in section A Electron density in section B Hole density in section B

0 20 40 60 80 100 120

10¹⁰ 10¹⁵ 10²⁰

Position [mm]

Density [cm-3 ]

400 ℃ 100 A/cm²

Electron density in section A Hole density in section A Electron density in section B Hole density in section B

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次に、p型ドリフト層における順方向電圧劣化とTEDRECについて、n型ドリフト層と同 様に、擬フェルミ準位を用いて考察する。図6. 11に4H-SiC p型ドリフト層中のショックレ ー型積層欠陥の準位とフェルミ準位の関係を示す。p型4H-SiCでは、n型と異なり、0A/cm² の時のフェルミ準位が価電子帯上端よりに存在する。しかし、電流を流すと、フェルミ準 位が電子と正孔の擬フェルミ準位にわかれ、電子と正孔を生成するようになる。順方向電

流密度100A/cm²の高注入状態では、p型でも n型と同じようなバンド図で表されるように

なる。これにより、p型でもn型同様の順方向電圧劣化とTEDREC現象が起こる。

図6. 11 シミュレーションにより得られた4H-SiC p型ドリフト層中におけるショックレー

型積層欠陥の準位とフェルミ準位の関係と、デバイス温度および通電電流による相違の模

式図(E_C:伝導帯下端、E_V:価電子帯上端、E_SF:ショックレー型積層欠陥の準位、E_F:熱平衡状態

のフェルミ準位、E_Fn、E_Fp:電子、正孔の擬フェルミ準位)