緒言

最先端のロジックLSI素子では、多層配線を通る信号の遅延（RC遅延）を低減する必要がある。

そのため、アルミニウムに代わる高電導金属材料としての銅の導入（銅配線、ダマシン配線構造）

による配線抵抗Rの減少と、SiO₂に代わる低比誘電率層間絶縁膜（low-）の導入による配線間容 量Cの低減を図り、素子性能を向上させる技術開発が行われている。

これまでのダマシン配線では、線幅の広い厚い銅膜が使用されてきた。そのため厚い 銅膜が堆積された場合の抵抗の定量的測定は多く行われてきたが^{(1), (2)}、今後微細化が進む とともに、線幅 60 nm 以下の薄い銅配線が採用されていくと予想される。しかし、図

4.2.1-1 に示すように低抵抗な配線材料の採用により配線抵抗を減少させても、配線抵抗は寸

法そのもので決まる。そのため図4.2.1-2に示すように微細化が進むとともに、ゲート遅延は減少す るが、RC（容量・抵抗積）遅延は増加してしまうことが問題となる^{(3), (4)}。

図 4.2.1-1. 銅配線における容量・抵抗積遅延のモデル図。

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図4.2.1-2. 80 nm幅銅配線における遅延時間。

一般的に銅膜の抵抗値はブランケット上に堆積した厚い銅膜の測定値によりに議論さ れており、実際のダマシン配線の HARC（High Aspect Ratio Contact）内での抵抗について 議論されていない。例えば一般に線幅60 nmと言われている銅配線を詳細に分析すると、実際 の銅膜の厚さは60 nmよりかなり薄いことが分かる。図4.2.1-3に線幅60 nmのダマシン配線 における深さ200 nmのHARC内での銅膜の成長過程のモデル図を示す。

この図から見られるように、線幅60 nmといわれている配線では、全てが銅膜で埋めら れているわけではない。HARC内の最外層には約 7 nmのバリア膜が両側に堆積されてい る。さらにバリア層上に、約 7 nm の銅のシード層が堆積される。したがって、この時点 で(7 nm + 7 nm) x 2 = 28 nmの部分が他の膜で埋められており、結果として、実際の銅膜の

膜厚は60 nmではなく、その約半分の32 nm厚しかない。さらに、電解めっきによる銅膜

の堆積では、銅膜の成長はHARC内の両側の壁側から開始されるため、最終的に銅膜は2 本の柱で構成される。結果として、実質的な銅の膜厚は僅か16 nm厚しかないことが明ら かである。

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図4.2.1-3. 線幅60 nmのダマシン配線における深さ200 nmのHARC内での銅膜の成長過程の

モデル図。

さらに、図 4.2.1-4に示すように HARC 内での銅膜の線幅は縦方向に均一ではないため

（a、b、c）、場所によっては 16 nm厚より薄いあるいは、厚い膜が堆積することになる。

したがって、ビアホール内のアルミ膜の場合と同様^{(5), (6)}、銅膜にかかるストレスは均一で はない。HARCの底部あるいは角部で大きなストレスが発生する。また、HARC内では、

銅の粒径が均一でないことが透過型電子顕微鏡（Transmission Electron Microscope: TEM）⁽⁷⁾、 電子後方散乱回折像法（Electron Beam Scattering Pattern: EBSP）⁽⁸⁾の分析より示されている。

図4.2.1-4. 銅ダマシン配線におけるHARC内の銅の成長のモデル図。

a

b

c

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したがって、このような薄い銅膜を低抵抗で成膜できる技術の開発が強く求められてい るが、そのための研究例は極僅かである。

銅膜は多結晶であるため^{(9), (10)}、低抗値は銅粒径の大きさと均一性により決定される。し たがって、いかに大きな粒径を高均一に堆積できるかが低抵抗化の鍵となる。

本項では、ダマシン配線工程の電解めっきによる銅膜の形成において、銅シード層の表 面状態が銅粒径の成長と均一性に与える影響に注目し、枚葉回転湿式処理装置を用い H3PO4/H2Oで前処理することにより、薄い銅膜を低抵抗で堆積できる技術ついて述べる。