3.1.1 MOSFET の等価回路を用いたサージ電圧解析
図3.1は解析対象の降圧チョッパ回路を示す。Lcap，Lbus，Lmos，Ldioはそれぞれ キャパシタ，配線，上アームMOSFET，下アーム還流ダイオードの寄生インダクタン スを示しており，Rg，Lg はそれぞれMOSFETの外付けゲート抵抗とゲート配線の 寄生インダクタンスである。また，Vg はMOSFETのゲート駆動電圧であり，Ls は
VDC
Vg
Lmos
Ls
Rg
Lg
ig(t) Lbus
vds(t) Lcap
CDC
Ldio
L ID
id(t) D
S
loo@
図3.1 サージ電圧と短絡電流の解析対象回路
パワーデバイスのゲート電流とドレイン電流の双方が流れるコモンソースインダクタ ンスである。ここで，ドレイン側一括の寄生インダクタンスLloopはキャパシタ，配 線，パワーデバイスの寄生インダクタンスの和とし，次式で定義する。
Lloop=Lcap +Lbus+Lmos+Ldio (3.1)
図3.2は図3.1において上アームMOSFETがターンオフ動作したときの概略図を
示す。MOSFETのゲート電圧Vgが印加されている状態から，オフ信号が印加される
とゲート-ソース間電圧vgs(t)が下降し始める。その後，ゲート-ソース間電圧が一定の 値でクランプされるミラー期間に入ると，MOSFETのドレイン-ソース間電圧vds(t) が上昇し始める。MOSFETのドレイン-ソース間電圧vds(t)が直流電圧VDC と等し くなると，MOSFETのドレイン電流id(t)が電流IDから下降し始める。この時，下 アームの還流ダイオードはオン状態となっているため，直流電圧VDCとドレイン電流 の電流変化率did(t)/dtに起因する各寄生インダクタンスの誘導起電力vL の和は，オ フ状態である上アームMOSFETのドレイン-ソース間電圧として発生する。このと き，サージ電圧をVpとすると，次式で計算できる。
Vp =VDC−vL=VDC−(Lloop+Ls)× did(t)
dt (3.2)
なお，電流変化率did(t)/dtは負の値であることから，サージ電圧Vpは直流電圧VDC
よりも高い値となる。
ここで，ターンオフ動作時のターンオフ時間をTf とすると，電流変化率did(t)/dt は電流IDとターンオフ時間Tf とを用いることで次式に近似することができる。
did(t) dt = ID
Tf (3.3)
(3.3)式を用いることで誘導起電力vLは次式となる。
vL = (Lloop+Ls)× ID Tf
(3.4)
図3.3 はMOSFETの等価回路を用いた降圧チョッパ回路を示す。文献[62] では
MOSFETの等価回路を用いてスイッチング損失の計算を高精度に行っており，本研
究も同手法を用いてサージ電圧の解析を行う。MOSFETはゲート-ドレインキャパシ タンスCgd，ゲート-ソースキャパシタンスCgs，ドレイン-ソースキャパシタンスCds および電流源id(t)を用いてモデル化することができる。また，本解析における還流ダ イオードはMOSFETより十分に高速動作可能であることを想定し，還流ダイオード の特性は考慮していない。本研究では図3.2においてMOSFETのドレイン電流id(t) が下降しサージ電圧Vp が生じるターンオフ時間Tf に関して，図3.3のデバイスモデ ルを用いた等価回路により数値解析を行う。
電流源id(t)の関数は MOSFETの相互コンダクタンス gm，ゲート-ソース間電圧 vgs(t)およびMOSFETのしきい値電圧Vthを用いて以下の式で与えられる。
id(t) = 0 (vgs(t)< Vth) (3.5)
id(t) =gm(vgs(t)−Vth) (vgs(t)≥Vth) (3.6) 上式より各期間のゲート-ソース間電圧vgs(t)を求めることでターンオフ動作時のドレ イン電流id(t)およびその電流変化率did(t)/dtを算出することができる。MOSFET がターンオフ動作を開始する直前において，ドレイン電流id(t) は電流ID に等しく vgs(t) =Vth+ID/gmで一定となる。
また，(3.6)式の両辺を時間微分することで，ドレイン電流の電流変化率did(t)/dt
は次式で計算できる。
did(t)
dt =gm× dvgs(t)
dt . (3.7)
vgs(t)
id(t) vds(t) vL
ID
VDC Vp
Vg
Vth 0
0
Tf
図3.2 解析で用いたMOSFETのターンオフ波形の概略図
VDC
Vg
Lmos
Ls Rg
Lg Cgd
Cgs Cds
id(t) ig(t)
Lbus
vds(t) vgs(t)
vgd(t) Lcap
CDC
Ldio L ID
D
S
図3.3 MOSFETのデバイスモデルを用いた等価回路
さらに，ゲート駆動回路周辺の回路方程式より次式が得られる。なお，ゲート配線の 寄生インダクタンスLg は本検討では考慮していない。
Vg =Rgig(t) +vgs(t) +Ls
did(t)
dt (3.8)
ig(t) =Cgd
dvgd(t) dt +Cgs
dvgs(t)
dt (3.9)
vgd(t) =vgs(t)−vds(t) (3.10)
(3.8)∼(3.10)式を(3.7)に代入することで次式を得る。
Ad2vgs(t)
dt2 +Bdvgs(t)
dt +vgs(t) =Vg (3.11)
ここで，係数A，Bはドレイン側一括Lloop，コモンソース側Lsの寄生インダクタン
スおよびMOSFETのデバイスパラメータを用いて次式となる。
A =RgCgdgm(Lloop+Ls) (3.12)
B =Rg(Cgd+Cgs) +gmLs (3.13)
(3.11)式は二階の微分方程式であるため，減衰振動または非振動の2つの解が存在す
る。以下の式が成立するとき，減衰振動条件となる。
B2−4A≥0 (3.14)
この時，(3.11)式を解くことでドレイン電流の電流変化率did(t)/dtは次式で計算す
ることができる。
did(t)
dt = (gmVth+Io)
√ 4 B2−4A
×exp (
− B 2A t
) sinh
(√
B2−4A
2A t
)
(3.15)
3.1.2 RL 直列回路を用いた短絡電流解析
図3.4は短絡時の等価回路を示す。本研究では降圧チョッパ回路において還流ダイ オードのアノード-カソード間を短絡した上でMOSFETをオンすることで，上下アー ム短絡を想定した構成としている。
図3.5は図3.1において，上下アームの短絡波形の概略図を示す。MOSFETのゲー ト-ソース間電圧vgs(t)にゲート電圧Vg が印加され，ゲート-ソース間電圧vgs(t)が
MOSFETのしきい値電圧Vthより高くなるとMOSFETはがオン状態となる。この
とき，直流電圧VDCはドレイン側一括Lloopとコモンソース側Lsの寄生インダクタン スに印加されるため，MOSFETのドレイン電流id(t)は一次関数的に増加していく。
ドレイン電流が短絡電流のピーク値Isc を過ぎると，一定の電流が流れる。その後，
MOSFETにオフするためのゲート電圧V である0 Vが印加されると，MOSFETの
VDC
Vg
Lmos
Ls
Rg
Lg
ig(t) Lbus
vds(t) Lcap
CDC
ID
D
S id(t)
図3.4 MOSFETのオン抵抗を考慮した短絡時の等価回路
vgs(t)
id(t) vds(t) VDC
ID
Isc
Vg
Vth
0
0
Ts
Mode A
Mode B Mode C
図3.5 解析で用いた上下アーム短絡波形の概略図
ドレイン電流id(t)が下降し始める。このターンオフ動作は前述した図3.2と同様で ある。
短絡動作時の MOSFET の故障モードは Mode A，B，C の3 種類に大別される [107]。Mode BはMOSFET のドレイン-ソース間 vds(t) に直流電圧VDC が印加さ れ，かつドレイン電流id(t) は定格電流ID の数倍が流れている状態である。この過 負荷状態によりMOSFETのジャンクション温度は急激に上昇するため，チップの最
大温度を超過することによる破壊や，ワイヤボンディングが剥離する。そのため，パ ワーデバイスは過負荷状態を数µs間耐えられるように設計され，短絡保護回路により その設計時間内に遮断される[61]。Mode Cは前述したターンオフ動作時のサージ電
圧によりMOSFETのドレイン-ソース間電圧vds(t)がパワーデバイスの定格電圧を
超過することによる破壊である。特に，短絡動作時の遮断電流は定格電流の数倍であ るため通常のターンオフ動作とは異なり，短絡保護回路によりソフトターンオフ動作 される，またはツェナーダイオードによりドレイン-ソース間電圧vds(t)がクランプさ れる[57]。
一方，Mode Aは短絡電流のピーク Isc により瞬間的にパワーデバイスの電流密度
が上昇し，故障に至るモードである。この電流が上昇する傾きは寄生インダクタンス Lloop + LsLsに依存しており，これらの寄生インダクタンスが大きいほど傾きは緩や かになる。すなわち，短絡電流のピークIscを低減するためには，短絡保護回路の高速 化とともに寄生インダクタンスを設計する必要がある。
Mode Aにおいて，MOSFETはオンするとオン抵抗Ron となるため，Lloop，Lsに 発生する誘導起電力vLを考慮すると，短絡ループでは以下の回路方程式が成り立つ。
VDC =vL+vds(t) = (Lloop+Ls)× did(t)
dt +Ronid(t) (3.16) (3.16)式より短絡時のドレイン電流id(t)は次式となる。
id(t) = VDC
Ron × {
1−exp (
− Ron
Lloop+Ls ×t )}
(3.17)
3.1.3 サージ電圧の解析および実験結果
本研究の解析および実験ではディスクリート SiC-MOSFET は 1200 V, 33 A (Pulse: 78 A) CMF20120D (Cree)，ディスクリート SiC-SBD は 1200 V, 10 A (Pulse: 250 A) C2D10120A (Cree) を用いた。解析における SiC-MOSFETのデバ イスパラメータCgd，Cgs，gm，Vthはデータシートより値を抽出した。表3.1は解析 で使用したパラメータを示す。Cgd は電圧依存性を考慮して800 Vの値を用いた*1。
*1本解析ではVDC = 500 Vであり，Cgdはデータシートより500 V以降ほぼ一定の値となるため一
表3.1 解析で使用したSiC-MOSFET (CMF20120D)のデバイスパラメータ
Parameter Value
Gate-to-drain Capacitance Cgd 13 pF Gate-to-source Capacitance Cgs 1902 pF
Trans-conductance gm 7.3 S Gate Threshold VoltageVth 2.5 V Internal Gate Resistance Rg 5 Ω
また，直流電圧VDC は500 V，ゲート電圧 Vg は +18 V/0 Vとし，サージ電圧が 最大となる条件でドレイン側一括の寄生インダクタンスLloopの上限値を設計するた め，スイッチング時の電流ID はSiC-MOSFETのパルス電流定格である70 Aとし た。さらに，高速スイッチングを実現するため，外付けのゲート抵抗Rg = 0 Ωとし，
SiC-MOSFET内部ゲート抵抗5 Ωのみを考慮して解析を行った。
また，本検討で使用したパワーデバイスの内部インダクタンスを評価するため，
TDR (Time Domain Reflectmetry)法[108]-[111]を用いてその測定を行った。TDR 法はステップジェネレータから急峻な立ち上がりを有するパルス電圧を入力し，イン ピーダンスが不連続な点で生じる反射波を用いて測定対象のインピーダンス特性を評 価する手法である。なお，本研究で使用したTDR測定器はDSA8200 (Tektronix)で ある。
図3.6 はSiC-MOSFETのドレイン-ソース間における TDR測定波形を示す。な
お，本測定ではTO-247パッケージのリード配線部分の寄生インダクタンスの影響を 排除するために，リード配線が最小となるように実装し測定した。本波形における赤 線のDUT (Device Under Test)であるSiC-MOSFETと黒線のショート端子の電圧 差を積分した面積が，寄生インダクタンスとなる。
Lmos+Ls = Z0
2Ein
∫ ∞
0
(vDUT(t)−vShort(t)) dt (3.18) ここで，Z0 は線路の特性インピーダンス (50 Ω)，Ein は入力したパルス電圧の振幅 (0.25 V)である。本測定結果から，SiC-MOSFET内部のドレイン側Lmosとコモン ソース側Lsの寄生インダクタンスの和は7 nHであることがわかった。同様に図3.7
0 0.1 0.2 0.3 0.4
Reflectionvoltage[V]
0 0.5 1 1.5 2
time [ns]
DUT (SiC-MOSFET) Short
7 nH
図3.6 TDRによるSiC-MOSFET内部寄生インダクタンス測定波形
0 0.1 0.2 0.3 0.4
Reflectionvoltage[V]
0 0.5 1 1.5 2
time [ns]
DUT (SiC-SBD) Short
8 nH
図3.7 TDRによるSiC-SBD内部寄生インダクタンス測定波形
は還流ダイオードとして使用したSiC-SBDのTDR測定波形である。(3.18)式から そのアノード-カソード間の寄生インダクタンスLdio は8 nHであることがわかった。
本検討で使用したディスクリートSiC-MOSFETはTO-247パッケージであり，そ の内部のワイヤボンディングに起因するコモンソースインダクタンスLs は数nH で あることから[111]，1.5 nHとして解析した。一方，SiC-MOSFETにおけるTO-247 パッケージ内部のドレイン側Lmos およびコモンソース側Ls の寄生インダクタンス
0 50 100 150 200 0
300 600 900 1200 1500
Analysis Experiment Bus bar α
Bus bar β
Over-voltageVp[V]
Stray inductance Lloop [nH]
図3.8 寄生インダクタンスとサージ電圧の関係
に起因する誘導起電力は測定することができないため，Lmos の5.5 nH，Ls の1.5 nHに起因する誘導起電力は考慮していない。また，表3.1のパラメータを用いると，
B2 −4A = 1.91×10−16 を得るため，(3.15)式を用いてdid(t)/dtを解析した。図 3.8の実線はドレイン側一括の寄生インダクタンスLloopを変更したときのサージ電圧 Vpの解析結果を示す。解析結果より，寄生インダクタンスLloopの増加とともにサー ジ電圧Vp も増大しているが，正比例関係でない。これは(3.15)式の係数AにLloop が含まれており，今回使用したSiCパワーデバイスでは電流変化率did(t)/dtが寄生 インダクタンスLloopに依存して変化するためである。
解析の妥当性を評価するため，SiC-MOSFET および SiC-SBD を適用した降圧 チョッパ回路にてダブルパルス試験を実施した。図3.9 は実験装置の外観を示す。
キャパシタとパワーデバイスを接続するラミネートバスバー配線は厚さh = 0.5 mm，
幅w = 50 mm，断面積は 25 mm2 とした。ここで，ラミネートバスバー配線の長
さℓ と間隔dを変化させて，2種類のラミネートバスバー配線α，β を製作した。図 3.10は実験で使用したラミネートバスバー配線の外観を示す。また，表 3.2に製作し たラミネートバスバー配線の構造パラメータと寄生インダクタンスLbus の計算結果 を示す。
図.3.11，3.12は2種類のラミネートバスバー配線を用いたときのSiC-MOSFETの