[PDF] Top 20 J86 e IEICE 2000 10 最近の更新履歴 Hideo Fujiwara J86 e IEICE 2000 10

... processor p i (∈ F(E)), there exist some correct pro- cessor p j (∈ C(E)) and some h 0 such that, for any h (≥ h 0 ), p i ∈ F P j E,h holds. Accuracy restricts the mistakes of a failure detec- tor. In [3], ... 完全なドキュメントを参照

... の諸氏に 感謝し ます．本研究は 一部，奈良先端科学技 術大学院大学支援財団教育研究活動支援による． 文 献 [1] A. Balakrishman and S.T. Chakradhar, “Sequential circuits with combinational test generation complex- ity,” IEEE International Conference on VLSI Design, ... 完全なドキュメントを参照

... Michiko INOUE † , Kazuko KAMBE † , Virendra SINGH † , and Hideo FUJIWARA † あらまし プロセッサの命令レベル自己テストは遅延やハードウェアオーバヘッドを伴わずに実動作テストを 実現する手法として注目を集めている．本論文では，縮退故障，パス遅延故障に対し，自己テストのためのテス ... 完全なドキュメントを参照

... ．コント ローラ は 有限状態機械，デ ータパスは回路要素と回路要素を 接続する信号線で 記述され る．回路要素は ， PI ， PO ， ラッチ，レジ スタ，マルチプレ クサ，演算モジ ュール ， 観測モジ ュールに 分類され る．この うち，マルチプレ クサ，演算モジ ュール ，観測モジ ュールを組合せ回路 要素と呼ぶ．各回路要素は 端子をもち，それぞれデ ー タ端子，制御端子，観測端子に 分類され る．デ ータ端 子には ... 完全なドキュメントを参照

... 回路 C P ′ ともとの回路 C は分岐の位置が異なるだ けで機能的には等価である．したがって，ベクトル v を C に印加したときの内部のゲート g i に割り当てら れる値と， v を C P ′ に印加したときの g i に対応する内 部のゲート g i ′ に割り当てられる値は同じである． v を 回路 C P ′ に印加したとき，ゲート g ... 完全なドキュメントを参照

... BIST は ， test per scan 方式と test per clock 方式 に分類できる． test per scan 方式では ，回路中の（ 一 部の ）レジ スタを スキャンレジ スタに 変更し ，スキャ ン 操作に より， TPG で 生成し たテ スト 系列を スキャ ンレジ スタにシフト インし ，スキャンレジ スタに 格納 された応答を RA にシフトアウト する． test per ... 完全なドキュメントを参照

... VLSI の大規模化，複雑化に伴い， VLSI のテスト はますます困難な問題となっており，テストの費用の 削減及びテストの質の向上が求められている．テスト 費用を示す評価尺度として，テスト生成時間やテスト 実行時間がある．また，テストの質を示す評価尺度と して，故障検出効率がある．故障検出効率は，回路の ... 完全なドキュメントを参照

... 3.1 Acyclic Structure Fig. 14(a) illustrates an example of a sequential circuit with acyclic structure. For this circuit, the test pattern can be obtained by applying the test generation algorithm for combinational ... 完全なドキュメントを参照

... Figure 3. Thru Function without Mask paths in a data path can prevent application of a desired in- put to a two-input module. In particular, this can happen if the paths for propagating the values start from the same ... 完全なドキュメントを参照

... E-mail: ohtake, hiroki-w, masuzawa, fujiwara @is.aist-nara.ac.jp Abstract — This paper presents a non-scan design-for- testability (DFT) method for VLSIs designed at register- transfer level (RTL) to achieve ... 完全なドキュメントを参照

... と定義する． クラスタヘッド に 選択されたノード は ，クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う．また，アプ リケーションレベルでは，ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る．し たが って ，クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ... 完全なドキュメントを参照

... T 2 を圧縮し たテスト 系列 T を生成することができる． また ，テ スト 系列 T 1 , T 2 に 示すよ うに ，テ スト 系 列において 0 又は 1 に値が 決定し ている箇所と X で ある箇所は ，すべてのテスト 系列について一定である． この 情報から 複数のテ スト 系列が 圧縮可能か 否かは ， テ スト 系列中の値に 関係なく決定できる．よって，テ スト 系列が ... 完全なドキュメントを参照

... change j = false が 成立し ，根 r が RESET を行い reset r = true と する． reset r = true が 成立し てから ，根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する ．このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立．ここから更に ，上と同様にヒープ 順序が 構成され ， ... 完全なドキュメントを参照

... あらまし 本論文では，レジスタ転送レベルデータパスの組込み自己テスト方式（ BIST）として，階層テス トに基づく test per clock 方式の BIST を提案する．この手法では，テストパターン生成器，応答解析器をテス ト対象回路の外部入力，外部出力のみに付加し，各組合せ回路要素に対して，データパスの経路を用いてテスト ... 完全なドキュメントを参照

... 4. Experimental results We implemented the new data structure in an implicit static learning procedure and ran experiments on a 450MHz Pentium- III PC. Table 1 shows the number of variables (V), constant assignments ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... SoC の外部から内部の各コアへのテストアクセスが可能で ある必要が ある．更に ，このテストアクセス方式によりコア間の信号線も可検査である必要が ある． SoC では縮 退故障など のような論理故障のみならず，遅延故障など のようなタ イミング 故障のテ スト も重要となる．そのた めには ，コアに 実動作速度（ ... 完全なドキュメントを参照

... M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j ... 完全なドキュメントを参照

... test generation for all maximal (on the relation) TEMs is necessary and sufficient to obtain a complete test sequence. Furthermore, we present a class of acyclic sequential circuits for which the num- ber of maximal TEMs ... 完全なドキュメントを参照

... Faculty of Information Sciences, Hiroshima City University, Hiroshima-shi, 731–3194 Japan 一つである．用いるテスト 生成アルゴ リズムによって， 部分スキャン 設計法は大きく二つの手法に分けられ る． 一つは 順序回路用テ スト 生成アルゴ リズムを用いるこ とを前提とし た部分スキャン 設計法で ，文献 [4], [5] で は ... 完全なドキュメントを参照