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[PDF] Top 20 J145 e IEICE 2008 7 最近の更新履歴 Hideo Fujiwara J145 e IEICE 2008 7

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J145 e IEICE 2008 7 最近の更新履歴  Hideo Fujiwara J145 e IEICE 2008 7

J145 e IEICE 2008 7 最近の更新履歴 Hideo Fujiwara J145 e IEICE 2008 7

... Figure 7 illustrates two pairs of rectangles, each representing the test of Core 6 of p93791 circuit (ITC’02 benchmark [29]) when B max = 2000 Mbps and 800 ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... M データ入力端子に連続したテストパターンを印加し, 観測経路を用いてデータ出力端子に現れる M 応答 を連続して外部出力で観測できる.ここでデータパス に関する仮定から, M 制御端子に回路外部から直接 連続したテストパターン印加が可能であり,かつ M 状態端子値は回路外部で直接連続して観測可能で ある.よって M ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... 本論文では ,与えられたトポロジ ーグ ラフに 対し て, クラスタ構成,または クラスタ再構成を行うグラフア ルゴ リズムを考察する.既存多くクラスタ構成法 で は ,クラ スタ 構 成 中にト ポ ロジ ーが 変 化す ると いった頻繁なトポロジー変化は仮定していない [4], [6] . これは ,トポロジ ー変化が 頻繁に 起こるネット ワーク では ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... 値がど プ ロセ ス 入 力 変数 val 値と も 一致し な いことや ,あるプ ロセ ス入力変数値がど プ ロセ ス作業変数値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... 井上 智生 ( 正員 ) 昭 63 明大・工・電子通信卒.平 2 同大 大学院博士前期課程了.同年松下電器産業 ( 株 )入 社.明治大大学院博士後期課程を 経て,平 5 奈良先端大情報科学研究科助手. 平 11 より広島市立大学情報科学部助教授. 松下電気電器産業( 株 )に おいて マイクロ プ ロセッサ研究開発に 従事.明治大,奈良先端大,広島市大 に おいて ,テスト 生成,並列処理,テスト 容易化設計に 関する ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... あらまし 本論文では,階層テスト生成が容易なデータパス性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路テスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でテスト( at-speed ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 連続可検査性とは ,各コア( 各信号線 )に 対し て ,他コア形状を選択することにより,連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う.図 2 では ,時刻 t から連続し た時刻にコ ア 3 各入力端子へテ スト 系列を 印加し ,時刻 t + 1 から 連続し た時刻に 出力され る応答系列を観測するコ ア 3 ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... BIST は , test per scan 方式と test per clock 方式 に分類できる. test per scan 方式では ,回路中( 一 部 )レジ スタを スキャンレジ スタに 変更し ,スキャ ン 操作に より, TPG で 生成し たテ スト 系列を スキャ ンレジ スタにシフト インし ,スキャンレジ スタに 格納 された応答を RA にシフトアウト する. test per ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... ISB-RISC に 対し , C ∗ (S) を 用いた テ スト 生成では , S に 比べ,より多く故障が 検出可能となり,テスト 生成時間もそれぞ れ 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多く故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト ... 完全なドキュメントを参照

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C186 2008 5 ETS 最近の更新履歴  Hideo Fujiwara

C186 2008 5 ETS 最近の更新履歴 Hideo Fujiwara

... 1. Introduction A Field Programmable Gate Array (FPGA) is being used in a wide range of commercial applications. The main trend in FPGA development has been to increase operating frequency and increase the number of ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... MES ため記憶領域に余裕があれば ,適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる. 多く分散移動システムでは, MH 非接続化 ( MH 電力消費を節約するために MH とネット ワークと 接続を断つこと )と , MH 再接続( シ ステムに接続 し て いな い ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... 合成後 デ ータパスが 弱可検査となるため十分条件である設計目標抽出手法を提案し ,高位合成主な処理である スケジューリング,バ インデ ィングに 関し て ,設計目標と面積をともに 考慮する発見的手法を 提案する.提案し た手法を繰り返し 適用することで時間制約もとで面積が 小さくかつ弱可検査なデータパスを合成する手法を提 ... 完全なドキュメントを参照

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C190 2008 11 WRTLT 最近の更新履歴  Hideo Fujiwara

C190 2008 11 WRTLT 最近の更新履歴 Hideo Fujiwara

... 4 Experimental Results We made experiments on the benchmark multi-clock do- main core hCADT01 used in [10,12,13]. As the original hCADT01 does not include the number of test patterns for each test and the type of scan ... 完全なドキュメントを参照

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C193 2008 11 WRTLT 最近の更新履歴  Hideo Fujiwara

C193 2008 11 WRTLT 最近の更新履歴 Hideo Fujiwara

... We can make the following conclusions based on the fault distribution shown in Table 1. First, if we take into account the classes of uncontrollable/ unobservable, register untestable and potentially detected ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... ど プ ロセッサも大域時計を利用できな くなるという 欠点が あ り,シ ステ ム全 体 信 頼 性は 低い .そこで , 各プ ロセッサが 個別に 時計を実現し ,これら時計を 同期させ ると い う方法が 提案され て いる [1] ∼ [4] .こ 方法では ,各プ ロセッサが 個別に 時計を実現するた め ,一部プ ロセッサが 故障し ても正常なプ ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... ,もと 演算間経路は共有し た演算器を通るループ となる. よって ,その演算間経路上にあるいずれか変数は ループ を切断するため スキャンレジ スタに 割り当て なければ なら ない .両立可能な 演算間 経 路 長さ , すなわちその経路上にある変数数が 大きければ ,そ うちいずれか ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... それほど 考慮が 必要とされず,上記並列計算モデ ル においても,通信コ スト表現には 重点が おかれてい † 奈良先端科学技術大学院大学情報科学研究科 ,生駒市 Graduate School of Information Science Nara Institute of Science and Technology, 8916–5 Takayama, Ikoma-shi, 630– 0101 ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... M 出力端子から RA まで 観測経路を単一制御信号からなるテストプ ランで 実現する経路とし て, type1 に加え , type2 , type3 経路も新たに 考え る( 図 2 ) .三つ タ イプ 経路に よって ,各組合せ 回路要素異な る入力端子に TPG で 発生し た異なるテ スト パターン ... 完全なドキュメントを参照

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J153 e IEICE 2010 7 最近の更新履歴  Hideo Fujiwara J153 e IEICE 2010 7

J153 e IEICE 2010 7 最近の更新履歴 Hideo Fujiwara J153 e IEICE 2010 7

... Table 3 shows the signal line and path mapping re- sults in detail. Rows “#Ptotal”, “#Punique”, “#Stried”, “#Smapped” and “#Pmapped” show the total number of RTL paths, the number of paths uniquely identified with the ... 完全なドキュメントを参照

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