システム集積回路工学論

アナログプラットフォーム開発部 堀口 真志 ルネサス エレクトロニクス株式会社

システム集積回路工学論

第５回 PLL、DLL回路

2010年

群馬大学客員教授 堀口真志

１ なぜオンチップ

、

か？

２

回路の概要 ３

回路の概要

目次

なぜオンチップPLL、DLLか？

PLL (Phase Locked Loop) - 周波数逓倍

内部クロック周波数と外部クロック周波数の乖離 - 内部回路動作のタイミング調整

内部回路動作の高速化 DLL (Delay Locked Loop)

- データ入出力のタイミング調整

高速化によるタイミングマージン減少 - 内部回路動作のタイミング調整

マイコンのクロック周波数逓倍

コア PLL 回路

×8

264 MHz 33 MHz

ECLK ICLK

ECLK ICLK

なぜオンチップPLL、DLLか？

メモリ(DDR-SDRAM)のデータ出力タイミング調整

メモリ DLL

ECLK

出力 D_OUT バッファ

ICLK

ECLK ICLK

d_OUT ^{出力バッファ}

遅延時間

d_OUT

なぜオンチップPLL、DLLか？

メモリ(SRAM)の内部回路動作タイミング調整

アンプ

アドレスバッファ デコーダ ワードドライバ

メモリセル

出力バッファ

多相 PLL /

DLL

ECLK 制御

回路 ICLK_1-n

アドレス

D

出力ラッチ

なぜオンチップPLL、DLLか？

PLLの基本構成

PFD CP /

LPF VCO

÷M

ECLK ICLK

(f_EXT) (f_INT)

PFD: Phase Frequency Detector CP: Charge Pump

LPF: Low Pass Filter (Loop Filter)

ECLK V_CONT

分周器 Up

Down

周波数逓倍(f_INT = M f_EXT) ICLKとECLK同期

目的：

PFD (Phase Frequency Detector)

A

D Q

R

D Q

B R

位相差 ϕ(A)−ϕ(B)

Up−Down

（入力）

0 Up

Down

２つのクロックの位相、周波数の差を検出

エッジトリガDフリップフロップ

（クロックの立ち上がりで動作）

V_DD

V_DD

（ﾌｨｰﾄﾞﾊﾞｯｸ）

PFDの動作(1)

位相差がある場合

A

D Q

R

D Q

B R

Up

Down

Up Down

B A

PFDの動作(2)

周波数差がある場合

A

D Q

R

D Q

B R

Up

Down

Up Down

B A

位相 = 2π ∫ ^{周波数 dt}

チャージポンプ／ローパスフィルタ

Up Down

Down Up

V_OUT

V_OUT V_DD

I_P

I_P

一種の 位相補償

昇圧回路

ϕ

「チャージポンプ」の意味

PLL、DLL

I_P

I_P 文献検索時要注意

VCO (Voltage Controlled Oscillator)

制御電圧 V_CONT

V_CONT

角周波数ω

Ring Oscillator

ω = ω₀+K_VCOV_CONT

ω₀

K_VCO

(free running frequency) 自走周波数

ω₀:

a

入力 出力

発振するための条件

帰還アンプは発振する場合がある

発振する条件（Barkhausenの条件）

(1) 閉ループの一周の位相シフトが360°（正帰還）

a・βでは180°

(2) 閉ループの一周の利得が1（0dB）以上 これらは周波数の関数

閉ループ β

ω

Gain |a(s)|

0dB

0º

Phase arg a(s)

-90º -180º a₀

ω_P2 ω_P1

ω

位相余裕

ω_P3

位相余裕 利得余裕

–20dB/decade

–40dB/decade

利得余裕：

−（開ループ伝達関数の位相が

−180°になる周波数における利得）

位相余裕：

（開ループ伝達関数の利得が0dBにな る周波数における位相） + 180°

発振させるための方針

位相余裕確保の（発振させない）ための方針 １. 段数を最小に（２～（３）段）

２．極ω_P1とω_P2とを離す

３．ループ利得の適正化（不必要に大きくしない）

発振させるための方針 １. 段数は３段以上

２．極ω_P1とω_P2とを近づける ３．ループ利得を大きく

発振回路(1)

発振可能

ω

Gain |a(s)|

0dB

Phase arg a(s)

a₀

ω_P1=ω_P2=ω_P3

ω

−60dB/decade

位相余裕

(a₀ > 8)

0º

−90º

−180º

発振回路(2)

発振可能

Gain |a(s)|

0dB

Phase arg a(s)

a₀ −80dB/decade

位相余裕

(a₀ > 4)

I_CONT

IN IN

OUT OUT

−270°

0º

−90º

−180º

ω

ω ω_P1=ω_P2

=ω_P3=ω_P4

アナログDLLの基本構成

PD CP /

LPF ECLK

V_CONT

ICLK

PD: Phase Detector CP: Charge Pump LPF: Low Pass Filter

VCDL: Voltage-Controlled Delay Line

RCLK RD

(t_RD)

VCDL (t_VCDL) Up

Down

t_IB

CLK ECLK ICLK D_OUT

t_D = t_IB+t_OB

−t_D t_OB

負の 遅延回路

IB: Input Buffer OB: Output Buffer

IB OB

CLKとD_OUTの同期 目的:

もし負の遅延回路があったら‥‥

ECLK ICLK

t_OB t_CK

D_OUT

−t_D CLK

t_IB

t_OB t_VCDL t_IB

Replica Delay

t_IB

CLK ECLK ICLK D_OUT

t_VCDL t_OB

t_RD

RCLK RD

VCDL OB

IB

IB OB

ECLK ICLK

t_CK

D CLK

RD

ディジタルDLL(1)

シフトレジスタ制御

PD Bidirectional SR

ECLK ICLK

RCLK

SR: Shift Register

VDL: Variable Delay Line

0 0

Up Down

VDL

0

1 0

0 1

RD

ディジタル

カウンタ制御

PD Up/Down Counter

ECLK ICLK

RCLK

0 1

0 1

1 2 4 8

Up Down

VDL

0 1

0 0 0 1

RD

ディジタルDLL(3)

逐次比較制御

PD SAR

ECLK ICLK

RCLK

SAR: Successive Approximation Register

1 2 4 8

- 高速ロック可能

- ロック後の位相変化 には追従困難

Comp Lock

VDL

0 0 1 1

0 1 0 1

1 0 0 1

ディジタルDLL(4)

粗調／微調遅延回路

RD PD

Decoder

ECLK ICLK

RCLK

Up Down

VDL

Up/Down Counter C 2C 4C

[0] [1] [2]

[3:7]

アナログDLL vs. ディジタルDLL

アナログ ディジタル

- 連続的制御可能 位相誤差小

- 量子化誤差あり 位相誤差大

- 周波数レンジ狭い - 周波数レンジ広い

- PVT変動の影響大 - PVT変動の影響 比較的小

- ロック時間大 - ロック時間小

Mixed-Mode DLL

段数(粗調)： ディジタル RD

PD1 SR

ECLK ICLK

RCLK

VDL

PD2 CP / LPF Up

Down

V_CONT

Mixed-Mode DLLの動作波形

0

−1

−2

−30 0.2 0.4 0.6 0.8 1.0

RCLK ECLK

Time (μs) Δt CLK(ns)

Δt_CLK

ジッタ（jitter）：周波数/位相 のゆらぎ

メモリ

への適用例

DLL

64 Mb (1 Bank)

D_OUT D_OUT

CLK CAS DQS

D_OUT 1 V

t_CK = 7.0 ns (@ V_CC = 2.5 V, T = 25°C) 5 ns

メモリ(DDR-SDRAM)への適用例

0 1 0 1

擬似ロック 正常ロック

擬似ロックの問題

t_RD ECLK

ICLK

t_CK

t_VCDL

t ECLK

ICLK

t_CK

t

t_VCDL = t_CK − t_RD

t = 2t − t t_CK

擬似ロック防止方法

PD CP /

LPF ECLK

V_CONT

ICLK

RCLK RD

VCDL

Up Down

÷4

÷4

擬似ロック防止方法

ECLK ECLK÷4

ICLK

t_CK

ICLK÷4 RCLK

1 2

2 6

1

1 5

3 4 5 6

t_RD t_VCDL

2 3 4 5

ロックモード可変DLL(2サイクルロック)

ECLK ECLK÷4

ICLK

t_CK

ICLK÷4 RCLK

1 2

3 7

1

1 5

t_RD t_VCDL

3 4 5 6 7 8 9 10

2 3 4 5 6 7 8

擬似ロックの利用

ロックモード可変DLL(4サイクルロック)

ECLK ECLK÷8

ICLK

t_CK

ICLK÷8 RCLK

5 13

1 9

t_RD t_VCDL

周波数レンジ拡大可能 擬似ロックの利用

周波数レンジの拡大

t_CK (ns)

15 10 5

2.5 ns: device limit 1サイクルロック

ロックモード可変 2サイクルロック

4サイクルロック

ns 2 3 .

4  t^VCDLmin  t^RD

ns 4 2 .

2  t^VCDLmin  t^RD

RD VCDL t

t 

 _min ns

7 . 8

PLL vs. DLL

PLL DLL

- 位相の蓄積効果あり

入力ジッタを落とせる

- 位相の蓄積効果なし 入力位相の瞬時変化 に追いつく

- 周波数確定しやすい - 周波数逓倍は困難 - ロックするまでにアナログ

的な引き込みが必要

- 短ロック可能