システム集積回路工学論

アナログプラットフォーム開発部 堀口 真志

Rev. 0.00

ルネサス エレクトロニクス株式会社

2011.10.21

システム集積回路工学論

第１回 システム集積回路とアナログ回路

群馬大学客員教授 堀口真志

マイクロプロセッサ マイクロコントローラ

メモリ DSP オペアンプ

A/D 変換器 D/A 変換器

高周波

デジタル集積回路内のアナログ回路

アナログ 回路技術

デジタル集積回路

アナログ集積回路

デジタル集積回路内のアナログ回路

マイコン

電源

RAM A/D

電源 D/A

PLL

電源

コア 回路

入出力回路

アナログ回路 デジタル回路だがアナログ技術必要 ア

ン プ

フラッシュ メモリ

リーク低減

デジタル集積回路内のアナログ回路

メモリ

メモリ アレイ

メモリ アレイ

メモリ アレイ

メモリ アレイ

電源 DLL 電源

アンプ アンプ

アンプ アンプ

入出力回路

温度 センサ

なぜオンチップ電源回路か？

降圧

- 電源標準化からの要求

コア電圧と I/O 電圧との乖離 チップ縮小による低価格化 - 電池駆動からの要求

- チップの高性能設計

- メモリセル動作からの要求 - リーク電流低減からの要求 昇圧

- 電池駆動からの要求

- メモリセル動作からの要求

- リーク電流低減からの要求

マイコン

電源標準化からの要求

I/O Voltage V

Core Voltage V

0.6 0.35 0.25 0.18 0.13 0.09 0.065 Lg(µm)

‘94 ‘97 ‘99 ‘01 ‘03 ‘05 ‘08 Year

5 4 3 2 1

V ol tage (V)

なぜオンチップ電源回路か？

M. Hiraki, IEEE J. SSC, p.661, Apr. 2004

SRAM DRAM

Ex ternal and internal su pply volt ages V

, V

(V) 2 5 10 20

1

V

V

1970 1980 1990 2000

Year 2

5 10

1

V

V

なぜオンチップ電源回路か？

Y. Nakagome, IBM J., p.525, Oct. 2003

MOS トランジスタの比例縮小（スケーリング）

L t

L/k

t

/k N

等方的に縮小 k ≒ 1.4 ／世代

kN

MOS トランジスタの比例縮小（スケーリング）則

寸法

不純物濃度 電圧

電流

オン抵抗

遅延時間

面積

消費電力 ゲート容量

L, W, t

N

V

I

1/k 電界一定

電界 E

R

C

k

t

P A

1/k 1 1 1/k

1/k 1/k 1/k

1/k

R. H. Dennard, IEEE J. SSC, p.256, Oct. 1974

∝ V / L, V / t

∝ (WV

) / (Lt

)

∝ V / I

∝ LW / t

∝ R

C

∝ IV

∝ LW

Moore の法則 の原動力

高速 低電力

低コスト・高機能

MOS トランジスタの比例縮小（スケーリング）則

寸法

不純物濃度 電圧

電流

オン抵抗

遅延時間

面積

消費電力 ゲート容量

L, W, t

N

V

I

1/k 電界一定

電界 E

R

C

k

t

P A

電圧一定

1/k 1 1 1/k

1/k 1/k 1/k

1/k

1/k k 1 k k 1/k 1/k 1/k

k 1/k

信頼性

消費電力

MOS トランジスタの比例縮小（スケーリング）則

寸法

不純物濃度 電圧

電流

オン抵抗

遅延時間

面積

消費電力 ゲート容量

L, W, t

N

V

I

1/k 電界一定

電界 E

R

C

k

t

P A

電圧一定 外部電圧一定 内部電界一定

1/k 1 1 1/k

1/k 1/k 1/k

1/k

1/k k 1

k k 1/k 1/k 1/k

k 1/k

1/k k 1 （外部）

1/k （内部）

1 1/k

1

1/k

1/k

1/k

1/k

_LSI

₍₁₉₉₄₎

なぜオンチップ電源回路か？

電池駆動からの要求

リチウムイオン電池の放電特性

http://www.maxell.co.jp/jpn/industrial/battery/lineup/i_li/index.html

なぜオンチップ電源回路か？

電池駆動からの要求

Y. Nakase, A-SSCC, Nov. 2011.

なぜオンチップ電源回路か？

チップの高性能設計 内部電源電圧の静的制御

PVT (Process, Voltage, Temperature) 変動に強い設計

- しきい電圧 V

に連動して内部電源電圧、基板電圧を設定 - 外部電源電圧の変動（通常± 10% ）を受けない

- 内部電源電圧に正の温度係数を持たせる 内部電源電圧の動的制御

- 動作モード（負荷）に応じて、クロック周波数と内部電源

電圧を設定

なぜオンチップ電源回路か？

メモリ動作からの要求

p-well n+

読出し 書込み

消去1 消去2 n+

V

V

V

V

V

V

V

3.8 1.0 0.0 0.0

10.0 5.4

V

0.0 10.0

0.0 0.0

open open -11.5

4.7 5.4 0.0

単位: V

フラッシュメモリの内部電圧の例

なぜオンチップ電源回路か？

DRAM の内部電圧の例

V

待機

読出し V

V

V

V

V

V

書込み

0.0 0.9 0.9 -1.0

3.8 open -1.0

-1.0 0.9

1.8(H)

0.0(L) 0.9 3.8

V

単位: V

メモリ動作からの要求

なぜオンチップ電源回路か？

リーク電流低減からの要求

K. Osada, IEEE J. SSC, p. 1952, Nov. 2003

V

サブスレッショルド電流 GIDL

ゲートトンネル電流

待機 読出し

V

V

V

V

1.5

(1.5)

0.0 (0.0)

1.0 (1.5)

0.5 (0.0) 1.5 1.5 1.5 0.0

単位: V ( ) 内は従来

V

V

BL BL

オンチップ降圧回路の基本構成

基準電圧 発生回路

電圧変換 / トリミング

降圧回路 V

V

V

負荷

V

基準電圧発生回路

MOS V

MOS DV

Bandgap Ref.

温度依存性 小

V

大

工程増加

b V

＋ a

小 プロセス

バラツキ 大 大 中～小

なし 出力電圧

低 V

MOS なし

（三重ウェル）

1.25V 1.25V ＋ a b V

b DV

V

＋ |V

|

＋ a

Bandgap基準電圧発生回路の原理

I

V

V

T

～－ 2 mV/ ℃

DV

＝ V

－ V

＝

I

N I

T

kT lnN V

V

q

＋ 86 mV/ ℃

V

＝ a ･ V

＋ b ･ kT/q 温度依存性キャンセル可能

kT / q

普通の設計 : a ＝ 1, b ＝ 21 ～ 23, V

＝ 1.2 ～ 1.25V

降圧回路の種類

V

V

V

V

C

C

負

荷 I

充電

負 荷

C

V

C

負 I

荷 放電

ｽｲｯﾁﾄｷｬﾊﾟｼﾀ シリーズ スイッチング

I

I

I

V

I

負

荷 V

C L

I

V

V

シリーズ降圧回路

- 入力電流≒出力電流 - 電力効率≦ V

/V

(Series regulator, Linear regulator)

V

V

V

負 荷

I

I

V

負

荷 I

I

V

等価回路

シリーズ降圧回路 ^電流

電圧

有効 電力 V

V

損失

自己消費電力

0

I

Regulator for Active Mode BGR, Trimming

Standby Regulator

CPU

Flash

マイコンへの適用例

M. Hiraki, IEEE J. SSC, p.661, Apr. 2004

降圧回路の電力効率を改善するには

シリーズ降圧回路の電力効率≦ V

/V

電力効率改善のためには電気エネルギーを蓄積 できる素子（リアクタンス素子）が必要

- スイッチング降圧回路‥‥ L 使用

- スイッチトキャパシタ降圧回路‥‥ C 使用

- 電力効率≧ 90%

- 外付け部品必要

L, C, diode, (power Tr.) - ｽｲｯﾁﾝｸﾞﾉｲｽﾞ要注意

スイッチング降圧回路

I

V

off chip I

comparator pulse

gen.

CLK

V

V

I

C

L I

(Switching regulator, Buck converter)

スイッチトキャパシタ降圧回路

V

C

C

V

C

- 電力効率＞ 80%

- C外付け必要

C

等価回路

C

- 電圧変換比＝整数比

大田, 信学論文誌, J66-C, p. 576, 1983年8月

負 荷

V

(= V

/2)

負

荷 I

充電

V

C

負 I

荷

放電

降圧回路方式比較

電力変換効率

シリーズ スイッチング ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

電流 電流 電流

電圧

有効 電力 V

V

損失

電圧 電圧

自己消費電力

0

V

/2

有効 電力

有効 電力 損失

V

V

V

0

V

0 変換

変換

I

I

I

降圧回路方式比較

シリーズ スイッチング ｽｲｯﾁﾄｷｬﾊﾟｼﾀ 電圧

変換比

外付け 部品数 端子数

増加

＞ 90%

電力変換 効率

任意 整数比

任意

V

≒ V

は困難

＞ 80%

n 2n–1

0 ～ 1 ≧ 2

0 ～ 1 3 ～ 5

EXT INT

V

＜ V

オンチップ昇圧回路の基本構成（１）

V

負荷 基準電圧

発生回路

電圧変換 / トリミング

V

V

V

ﾁｬｰｼﾞﾎﾟﾝﾌﾟ / ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

comp.

オンチップ昇圧回路の基本構成（２）

シリーズ 降圧回路

V

負荷 基準電圧

発生回路

電圧変換 / トリミング

V

V

ﾁｬｰｼﾞﾎﾟﾝﾌﾟ / ｽｲｯﾁﾄｷｬﾊﾟｼﾀ

V

V

V

C

SW

SW

V

昇圧回路の原理

C

充電期間 昇圧期間

負

荷 I

V

C

C

等価回路

負

荷 I

放電

C

V

C

負 I

荷 充電

N

N

≒ 2V

V

V

0

≒ 2V

H. Neuteboom, IEEE J. SSC p.1790, Nov. 1997

N

SW

SW

N

SW

, SW

on

SW

, SW

on

V

V

スイッチング昇圧回路

I

V

off chip I

comparator pulse

gen.

CLK

- 電力効率≧ 90%

V

- 外付け部品必要

L, C, diode, (power Tr.)

V

I

I

- ｽｲｯﾁﾝｸﾞﾉｲｽﾞ要注意

(Boost converter)

なぜオンチップ PLL 、 DLL か？

PLL (Phase Locked Loop) - 周波数逓倍

内部クロック周波数と外部クロック周波数の乖離 - 内部回路動作のタイミング調整

内部回路動作の高速化

DLL (Delay Locked Loop)

- データ入出力のタイミング調整

高速化によるタイミングマージン減少 - 内部回路動作のタイミング調整

内部回路動作の高速化

マイコンのクロック周波数逓倍

コア PLL 回路

× 8

264 MHz 33 MHz

ECLK ICLK

ECLK ICLK

なぜオンチップ PLL 、 DLL か？

メモリ (DDR-SDRAM) のデータ出力タイミング調整

メモリ DLL

ECLK

出力 D

バッファ

ICLK

ECLK ICLK d

D

出力バッファ 遅延時間

d

なぜオンチップ PLL 、 DLL か？

PLL の基本構成

PFD CP /

LPF VCO

÷ M

ECLK ICLK

(f

)

(f

= M f

)

PFD: Phase Frequency Detector CP: Charge Pump

LPF: Low Pass Filter

VCO: Voltage-Controlled Oscilator

ECLK ICLK V

分周器 Up

Down

DLL の基本構成

PD CP /

LPF ECLK

V

ICLK

PD: Phase Detector CP: Charge Pump LPF: Low Pass Filter

VCDL: Voltage-Controlled Delay Line RD: Replica Delay

ECLK ICLK

t

RCLK

t

RD

(t

)

VCDL Up

Down

メモリ (DDR-SDRAM) への適用例

DLL

64 Mb (1 Bank)

D _OUT D _OUT

H. Yahata, Symp. VLSI Circuits, p. 74, June 2000.

まとめ

・デジタル集積回路にもアナログ回路技術

（電源、 PLL 、 DLL 、 etc. ）が多く用いら れている ← 微細化、高速化からの要求

・デジタル技術者もアナログ回路に関する

基礎知識必要

問題

寸法

不純物濃度 電圧

L, W, t

N

V

1/k 電界一定

電界 E

k 1/k

∝ V / L, V / t

1

MOSスケーリング則（電界一定）において、

不純物濃度を k 倍にする理由を述べよ。

ヒント：空乏層の幅 W は、

 

qN V φ

W  2 ε



で表される。

ε ：Siの誘電率

V

：逆バイアス電圧 φ

：拡散電位

q ：素電荷

N ：不純物濃度