Microsoft PowerPoint - 集積回路工学(11)_LP改_100112

(1)

集積回路工学

東京工業大学

大学院理工学研究科

電子物理工学専攻

(2)

(11) 低消費電力設計

資料は松澤研のホームページ

http://ssc.pe.titech.ac.jpにあります

(3)

携帯電話

現在の携帯電話は万能の通信 AV機器である。 携帯電話(WCDMA/GSM) ワンセグ受信カメラゲーム DVD再生など多くの機能を集積 DoCoMo 905iシリーズの最高人気のP905iには松澤研と松下電器が共同開発した技術が入っています低消費電力技術無しでは携帯機器は実現しない !!

(4)

UIMカード・IrDAモジュール部 CCD制御部 スピーカーアウト・カメラモジュール （AF機能内蔵） LCD/バックライト モジュール通信・画像制御部 C-CPU、A-CPU DSP、SRAM、 送受信制御部アンテナスイッチディプレクサローノイズアンプパワーアンプ水晶発振子、フィルターなど中間周波数制御・電源部 ADC/DAC 電源IC、フィルターなど 積層積層積層 画像処理、SDRAM, MPEG4など 裏面液晶装置イン・カメラモジュール 多層FPC基板と FPCケーブル 主基板実装部液晶実装部 miniSDカード制御モジュール部 P900iの主回路基板と半導体パッケージ 資料提供： SemiConsult

携帯電話システム

現代の携帯電話は画像処理回路やデジカメ機能まで集積している。

(5)

VLSI技術最大の危機：消費電力の増大

プロセッサーの消費電力は100Wに達し、限界に直面している。

しかもリーク電流が急速な伸びを示している。

Gordon E. Moore, ISSCC 2003.

2 dd clk d

f

C

V

P







5.6V 10T 2.5



exp I nkT qV exp I I I I ox gd g T sub g sub leak              ・これ以上クロックを上げられない

プロセッサーの消費電力推移

・これ以上V_Tを下げられない・これ以上ゲート酸化膜を薄くできない

(6)

講義のポイント

• CMOS回路の速度と消費電力

– 電源電圧・しきい値電圧と回路の速度

– エネルギー遅延積

– 状態確率

– リーク電流対策回路

– 回路ブロックと消費電力

– クロックゲーティング

• 低電力LSIアーキテクチャ

– 電力効率の良い高速処理LSIの設計シナリオ

(7)

MOSトランジスタの性質

ID(M52) 0 0.4m 0.8m 1.2m 1.6m 2.0m ID(M52) (A) {LOG10(I -10 -8 -6 -4 -2 {LOG10(ID(M52))} 0 0.4 0.8 1.2 1.6 V16 (V) V_T=0.3V I_dsat=1.7mA I_leak=10-9_A リーク電流が決まるドライブ電流が決まる電源電圧しきい値電圧大きいほど速度が速い大きいほどリーク電流が少ない S G D Ids









, 2 1 3 . 1 , 2 1           T dd ox dsat T gs ox ds V V L W C I V V L W C I １）ドライブ電流２）リーク電流 q kT U nU V exp W I I T T T so leak          ドライブ電流を大きくするにはV_ddを高く、V_Tを低くする。リーク電流を抑えるにはV_Tを高くする。

(8)

CMOS論理回路の遅延時間と消費電力

dsat dd pd

I

2 CV

T



V15 0 PULSE 0 1.5 1p 0.1n 0.1n 10n 20n 100 M42 NB130 M=10 Vddo 1.5 M48 PB130 M=20 M50 NB130 M=10 Vddo 1.5 M51 PB130 M=20 C1 2p 21 20 22 V(20) V(21) V(22) -0.4 0 0.4 0.8 1.2 1.6 TRANSIENT RESPONSES (V) 0 5n 10n 15n 20n 25n 30n TIME (s) T_pd=1.3ns T_pd=1.0ns leak dd 2 dd d

f

CV

V

I

P









1) 遅延時間 2) 消費電力 ゲート遅延時間は容量に比例し、電源電圧にやや反比例する。 ただし、I_dsatを上げて遅延時間を短くすることは消費電力とは直接関係が無い  

















 dd T 1 dd pd

V

1 V

1 C

T

消費電力は周波数・容量・Vdd2_{に比例する}

(9)

遅延時間・消費電力・リーク電流











 



T T so leak

nU

V

exp

W

I

2 dd

d

f

C

V

P





 

















 dd T 1 dd pd

V

1 V

1 C

T

リーク電流を下げるにはV_Tを高くする消費電力を下げるには１）電源電圧を下げる２）容量を小さくする３）クロック周波数を下げる遅延時間を短くするには１）容量を下げる２）電源電圧を上げる ３）V_T/V_ddを下げる遅延時間、消費電力、リーク電流間にはトレードオフがあり、これらをどのように調停するかが設計のポイントである。

(10)

等速度を与える電源電圧としきい値電圧

1.4 1.25 1.1 0.95 0.75 0.6 0.45 0.3 0.15 1.55 A (Vdd=3.0V,VT=0.75V) (Vdd=1.5V,VT=0.1V) A B B 同一速度消費電力1/4 電源電圧(V) しきい値電圧 (V ) 最大動作周波数（任意）しきい値電圧を下げると電源電圧を下げ、消費電力を低減し、速度を維持できる（ただし、しきい値電圧を下げすぎるとリーク電流が増大する）

(11)

エネルギー遅延積

2 2

_,

dd d dd d

CV

f

P

E

V

C

f

P







消費エネルギー：電源電圧の２乗に比例して大きくなる論理遅延時間  

















 dd T 1 dd pd

V

1 V

1 C

T

電源電圧が高いほど小さいエネルギー遅延積





     











































T dd dd dd T dd dd dd T dd dd pd

V

C

V

C

V

C

ET

2 3 2 3 1 2 2

1

(12)

エネルギー遅延積



_









T dd dd pd

V

C

ET

2 3 3 3 0 ) (      T dd dd pd _V V dV ET d T T dd V V V 1.8 7 . 1 3 3 . 1     のときは　最小になる電源電圧を求めるこの辺りが遅延時間と消費電力のバランスが取れている 0.25um CMOSのED積（この場合のV_Tは通常のV_Tよりも幾分高い電圧になる）

(13)

トランジスタサイジング

配線容量などの負荷容量を駆動する場合は駆動用トランジスタのゲート幅が小さければトランジスタ容量が下がるので消費電力は小さいがドライブ電流が小さくなるので遅延時間は長い。逆にゲート幅が大きければドライブ電流が大きくなるので遅延時間は短いがトランジスタ容量が増えるので消費電力は大きい。 バランスを考えると[負荷容量=ゲート容量]あたりが最適である。

(14)

状態確率

B A OUT   B A OUT V_dd ２入力NAND

0

1

0 1 1 0 0 1 0 1 0 1 0 0 OUT B A 0 1 1 0 0 1 0 1 0 1 0 0 OUT B A 16 9 4 3 4 3 0 0  P   P 16 3 4 1 4 3 1 0  P   P 16 1 4 1 4 1 1 1 P   P 16 3 4 3 4 1 0 1  P   P







1 0 1 1 1 1 P P P P P _A _B      P_A, P_B； A,Bが１を取る確率 論理回路では出力が01の遷移時のみ電力を消費するので 論理状態の確率で消費電力が決定される

(15)

サブスレッショルド電流

0.1 0.2 0.3 0.4 0.5 0.6 0.8 1.21.6 2 2.42.83.23.6 40 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 5.5 リーク電力が支配的リーク電力の急増充放電電力が支配的閾値電圧（Ｖ）電源電圧（Ｖ）＊Vdd=3.3V、Vt=0.5Vが基準消費電力（ a .u. ）











 



T T so leak

nU

V

exp

W

I

サブスレッショルド電流はV_Tが低いほど多く 通常V_Tが0.1V下がる毎に10倍大きくなる

(16)

サブスレッショルドリーク電流

1 10 100 1,000 10,000 20 40 60 80 100 120 Temp (C) Ioff (na/u)

Assume:

0.25 m, I

_off

= 1na/



5X increase each generation at 30ºC

0.25 0.18 0.13

微細化が進むほどリーク電流が多くなっている

90nm 65nm 45nm

(17)

リーク電流対策回路

LVT LVT HVT HVT VddA VddB VssA VssB LVT LVT VddA VddB VssA VssB LVT LVT VddA VddB VssA VssB LVT LVT 制御回路

(a) MTCMOS (b) EVTCMOS (c) VTCMOS

・スイッチで回路を遮断する・スタンバイ回路が別に必要・低電圧では使用しにくい・スイッチとバックゲートの併用 ・微細TRでは十分なバックゲートが困難 ・低電圧では使用しにくい・ゲートリークが遮断できない ・バックゲート印加でVTを上げる ・微細TRでは効果が減少 ・ゲートリークが遮断できないリーク電流対策には不使用の回路を遮断するか、バックゲート電圧をかける。

(18)

バックゲート効果

-12 -10 -8 -6 -4 -2 0 0.5 1 1.5 Vsb=0 V 1V _2V n=1.46 1.25 _1.22 Vto S=84mV _72mV _70mV 1E-18(A) Log I ds (A) V_gs (V) 0.4umNMOS (10/0.4)の実測バックゲート電圧を変化させることでV_Tを制御できるバックゲートがかかるとV_Tが上昇し、n値が減少する。

(19)

回路ブロック毎の電力消費

Clock ASSP1 Logic Memory I/O ASSP2 Clock Logic Memory I/O MPU1 Clock Logic Memory I/O MPU2 Clock Logic Memory I/O どの回路が消費電力が大きいかはLSIの種類によって異なる。 低消費電力化設計はこの分析から始まる。

(20)

集積回路の低電力化の例

7

18

75

6.5

13

30.5

1.7

3

8

0

20

40

60

80

100

1

2

3 1/2

1/5

Clock 配線マクロ F/F 回路の改良 ゲーティッドクロック F/F 回路の改良 ゲーティッドクロック電圧低下 3.0V->1.5V 容量低下 (0.6) 電圧低下 3.0V->1.5V 容量低下 (0.6)

0.35um 0.35um 0. 18um

Power consumption (A.U)

消費電力を1/10に低減した

(21)

CK Q D 24Tr D CK Q 20Tr (C) メモリ型 D CK Q 22Tr (B) 差動型 (A) 通常の回路

フリップ・フロップ回路の改良

クロックで駆動されるトランジスタ数の低減がポイント

クロック系のTr数：12 クロック系のTr数：3 クロック系のTr数：4

(22)

Power consumption (uW) 25 20 15 10 5 0 (A) Data activation: 100％ 25 20 15 10 5 0 Data Clock Data activation: 25％ (B) (C) _(A) (B) (C) (A) Conventional (B) Differential (C) Memory

F/F の低電力化

差動 F/F を用いると消費電力を半減できる

(23)

クロックゲーティング技術により1/3程度の低電力化が可能

ブロック１＜使用中＞ブロック２＜不使用中＞ブロック３＜不使用中＞ｸﾛｯｸ供給ｸﾛｯｸ停止ｸﾛｯｸ停止 1系統の圧縮＋伸張相当

従来

今回

電力

400mW

従来比１／８

1系統の圧縮＋伸張 _50mW マルチコーデック

クロックゲーティング

(24)

クロックゲーティングの効果

Clock Gating

Non Clock Gating

WITH the Core Engines

100 200 300 [mW] 40% 37% 0 100 200 300 [mW] 0

The Effect of Core Engines

The Effect of Clock Gating

DSP VCE VCE VPU MIF DRAM PAD

WITHOUT the Core Engines

(25)

DRAM混載による低消費電力化

Courtesy Toshiba, ISSCC 2000

891mW 16Mbit DRAM Speech codec Multiplexer MPEG-4 Video Codec Host I/F DRAM I/F PLL Cam I/F Display I/F Pre-filter VT VT VT VT MPEG4 codec Separate chips 240mW DRAM Logic & memory DRAM on a chip Power DRAM - logic interface

70% power reduction by DRAM embedding alone

外付けDRAMはI/O部分で電力を消費する。（内蔵メモリーの100倍程度）

DRAM混載にするとこの部分の消費電力が大幅に削減できる。

(26)

低電力LSIアーキテクチャ

• 低電力LSIアーキテクチャ

– 電力効率の良い高速処理LSIの設計シナリオ

– 演算器の改良

– クロックゲーティング

– 電源電圧制御

(27)

パイプライン制御

処理D 処理C 処理B 処理A 論理回路をラッチで挟んでやることにより複数の処理を同時に行うことができるので高速動作が可能になる。ただし、各ステージの論理遅延時間を揃える必要がある。ある時刻で考えると同時に複数の処理を行っている

(28)

同期回路と最小消費電力

T F/F F/F T F/F F/F 論理回路列論理遅延論理遅延論理遅延 clk f 1 T  V_dd：高い P_d:大きい V_dd：最適 P_d:中程度 V_dd：低い P_d:小さい A) B) C) 同期回路では１クロック周期よりも論理遅延が小さければよい。 CMOS論理回路ではV_ddが高いほど論理遅延が短いが消費電力も大きい。 したがって、V_ddを制御して論理遅延時間が１クロック周期よりも若干短めにすることができれば最小の消費電力で動作させることができる。また各パイプラインステージの遅延時間をそろえることも重要である。

(29)

パイプライン動作と並列動作による低消費電力化

(30)

LSIアーキテクチャによる演算速度と消費電力差

CPU

DSP

Dedicated LSI

Operating speed (GOPS) Pd (mW) 0.9 0.8 2.4 7000 110 12 7800 ₁₃₈ 5 # of operations/clock 2 16 96 Pd/GOPS: 3 orders Pd (mW)

Operating speed (GOPS)

Clock frequency (MHz) 450 50 25