システム集積回路工学論 リーク電流低減回路

システム集積回路工学論 リーク電流低減回路

１ サブスレッショルド電流低減 ２ ゲートトンネル電流低減

３ リーク電流低減例

４ アナログ回路のリーク電流

群馬大学客員教授 堀口真志

2010年

MOSトランジスタのリーク電流

①サブスレッショルド電流

ドレインからソースに流れる 拡散電流

②ゲートトンネル電流

ゲートからソース・ドレインに 流れるトンネル電流

③GIDL

ドレインから基板に流れる 接合リーク電流

* Gate Induced Drain Leakage

Gate

Source Drain

Substrate

①

③

②

②

サブスレッショルド電流

I

V

subthreshold

V

V

I

D

S

V

V

Σ I

→

 

2

DS

β V V

I  

B

速度飽和

MOSトランジスタの比例縮小（スケーリング）則

寸法

不純物濃度 電圧

電流

オン抵抗

遅延時間

面積

消費電力 ゲート容量

L, W, t

N

V I

1/

k

電界

E

R

C

k

t

P A

1/

k

1 1/

k

k

k

k

k

R. H. Dennard, IEEE J. SSC, p.256, Oct. 1974

∝

V

L

V

t

∝(

WV

Lt

∝

V

I

∝

LW

t

∝

R

C

∝

IV

∝

LW

Mooreの法則 の原動力

高速 低電力

低コスト・高機能

V

サブスレッショルド電流のゲート電圧依存性

V

V

V

0 V

10 exp ln

0

S

V I V

I

 



V

V

S

I

V

単位: mV/decade

log

I

I

I

I

S

V

V

I

サブスレッショルド電流のドレイン電圧依存性

 



 

 



 

 





 kT

qV S

I

λV

1 exp

10

exp ln

V

I

V

DIBL: Drain Induced

Barrier Lowering ドレイン電圧によって

V

DIBLあり

λ

DIBLなし

q

kT

サブスレッショルド電流の基板電圧依存性

V

V

ΔV

0 10

exp ln

0

S

Δ V V

I V

I

 





I

I

I

S

V

ΔV

V

 ^{V ψ ψ} 

γ

Δ V



 2  2

γ

V

I

D

B

V

I

V

サブスレッショルド電流を低減するためには？

 



 

 



 

 



 



 

kT qV S

λV Δ V

V

I

V

1 exp

10

exp ln

・

S

_



 



 



OX D

C C q

S kT ln 10 1

・

V

・

V

・

V

・

V

C

C

C

T

回路的対策

サブスレッショルド電流の回路的低減方法

２種

V

電源スイッチ

回路形態による分類

critical path non-critical path

: high

V

V

IN OUT IN OUT

V

V

V

V

standby standby

サブスレッショルド電流低減方法比較

電源スイッチ 基板ﾊﾞｲｱｽ制御 電流低減

効果

工程増加 面積増加

動作時 低減不可 リーク電流

大

低減不可

三重ウェル 電源スイッチ

電源配線 なし（２種

V

中

２種

V

低減可

２種

V

モード切替 要 要 不要

なし

データ保持 不可 可 可

基板バイアス 発生回路・配線 電源ｲﾝﾋﾟｰﾀﾞﾝｽ

ｽｲｯﾁ自体のﾘｰｸ 基板ｲﾝﾋﾟｰﾀﾞﾝｽ その他

の課題

回路形態による分類

E

サブスレッショルド電流の回路的低減方法

MOSトランジスタレベルでの分類

• Static changing

V

Dual (Multiple)

V

V

V

δ

• Dynamic changing bias condition of MOS transistor A - E

V

V

変更電圧

V

V

V

V

V

端子電圧

A B C D

+

δ V

–

δ

δ

V

+

δ

V

V

δ

Y. Nakagome, IBM J. R&D, p. 525, Nov. 2003.

V

V

0 log

I

I

I

V

低減効果：大

全MOSトランジスタには 適用不可

→

V

δ

I

高

V

方式 S ( V _TH += δ ) の原理

V

V

log

I

I

I

I

V

低減効果：大 負電圧が必要

–

δ

方式 A ( V _G = – δ ) の原理

V

δ

V

log

I

I

I

V

低減効果：中 負電圧が必要

I

TH TH

TH

V Δ V

V





基板バイアス効果

方式 C ( V _B = – δ ) の原理

–

δ

V

V

log

I

I

V

低減効果：小

I

V λδ

V





方式 E ( V _D = V _DD – δ ) の応用

I

V

δ

V

log

I

I

V

I

基板バイアス効果

＋DIBL

I

方式 D ( V _S = V _G = + δ ) の原理

V λδ V Δ

V







低減効果：中 負電圧不要

+

δ

V

V

log

I

I

V I

基板バイアス効果

＋DIBL

I

V λδ V Δ

V







低減効果：大 負電圧不要

方式 B ( V _S = + δ ) の原理

+

δ V

–

δ

電流低減効果比較

V

端子電圧

+

δ V

–

δ

δ

V

+

δ

V

V

δ

ｹﾞｰﾄ・ｿｰｽ 逆ﾊﾞｲｱｽ

基板ﾊﾞｲ ｱｽ効果

DIBL

E

A B C D

MOSトランジスタレベルでの分類

Y. Nakagome, IBM J. R&D, p. 525, Nov. 2003.

電流低減効果

オフセット電圧

δ

電流低減比率

1 10^-1 10^-2 10^-3 10^-4

0 0.2 0.4 0.6 0.8 1.0 10^-5

C

V

δ

0.1 μm tech.

V

S

K

λ

MOSトランジスタ‥‥方式 S (

V

δ

critical path non-critical path

: 高

V

V

回路形態‥‥２種

V

論理回路への適用(1)

低減効果：小 モード切替不要

動作時のリークも低減可 ２種

V

論理回路への適用(2)

回路形態‥‥基板バイアス制御

MOSトランジスタ‥‥方式 C (

V

δ

K. Seta, ISSCC, p. 318, Feb. 1995.

IN OUT

V

V

V

standby standby

(VTCMOS: Variable Threshold CMOS)

低減効果：中

基板バイアス発生回路必要

M. Mizuno, ISSCC, p. 300, Feb. 1996

(V

/V

) (V

/V

)

V

ϕ

M_SN

ϕ

V

V

V

V

ϕ

V

δ

V

ϕ

V

0 0 +

δ

低減効果：中

基板バイアス発生回路不要

V

論理回路への適用(3)

回路形態‥‥電源スイッチ

MOSトランジスタ‥‥方式 D (

V

δ

(V

/V

)

低減効果：大

V

V

(

V

V

M. Horiguchi, IEEE J. SSC, p. 1131, Nov. 1993.

(0) (0)

V

M_SN

ϕ

ϕ

論理回路への適用(4)

回路形態‥‥電源スイッチ

MOSトランジスタ‥‥方式 B (

V

δ

V

V

V

ϕ

V

δ

V

ϕ

V

0 0 +

δ

V

V

方式 B スタンバイ時の状態は予測可能か？

・メモリ

ほとんどのノードの状態は予測可能

例：ワード線はすべて非選択（low level）

例外：入力信号

・ロジック

ほとんどのノードの状態は予測不可能

∵FF、ラッチ多数あり

電源スイッチへの適用(1)

n

V

V

(MTCMOS: Multi-Threshold CMOS)

0

V

高

V

低

V

MOSトランジスタ‥‥方式 S (

V

δ

２種

V

電源スイッチへの適用(2)

MOSトランジスタ‥‥方式 A (

V

δ

n

V

V

V

δ

低

V

低

V

(Super Cut-off)

昇圧回路必要

H. Kawaguchi, IEEE J. SSC, p. 1498, Oct. 2000.

電源スイッチへの適用(3)

MOSトランジスタ‥‥方式 C (

V

δ

n core circuits V

V

V

V

V

δ

低

V

低

V

基板バイアス 回路必要

メモリへの適用(1) DRAM

(Negative wordline)

T. Yamagata, IEEE J. SSC, p. 1183, Nov. 1995.

Wordline

Bitline

–

δ V

低

V

負電圧必要 MOSトランジスタ‥‥方式 A (

V

δ

メモリへの適用(2) SRAM

(+

δ

δ

V

BL WL BL

V

(0)

(

V

V

(

V

H. Yamauchi, Symp. VLSI Circuits, p. 126, T. Enomoto, IEEE J. SSC, p. 1220, July 2003.

MOSトランジスタ‥‥方式 B (

V

δ

V

V

δ

T. Kawahara, J. SSC, p. 1136, Nov. 1993.

V

デ コ

｜ ダ

X₁ (

V

X_n (

V

WL₁ (0)

#1

#

n

ϕ

(

V

δ

リーク電流低減例

V

. 20

Sub threshold 219 Array 20

Standby 239 Refresh 27

Conventional

Word drivers 7

Decoders

20 26

Proposed ⁶ ₂₀

27

7

Others 266 μA

53 μA

Peri.

256-Mbit DRAM Room temp.

S

V

0.2 V (others)

V

t

リーク電流低減効果

Current (A)

V

Extrapolated

V



0.16 1.0 1.2

0.24 1.5

0.19

DRAM Capacity (bits)

16M 64M 256M 1G 4G 16G 64G

3.3 2.5 2.0 0.8

0.53 0.40 0.32 0.13

10^-6 10^-4 10^-2

10⁰ 1.2A

I

I

t

T



S

I

動作時のサブスレッショルド電流

T. Sakata, IEEE J. SSC, p. 887, July 1994.

動作時のサブスレッショルド電流低減

Selected Non-selected

V

Active Standby

0

V

V

n

X₁ WL₁

#1

X_n WL_n

(

V

n

V

V

0

V

V

(

V

V

#2

(

V

(

V

V

δ

m

(

V

(

V

V

δ

ゲートトンネル電流

・特徴

膜厚依存性大 電圧依存性中

(～１桁 / 0.5 V) 温度依存性小

常温でのリークが問題

・対策

デバイス的対策

高誘電率(high-

k

厚膜電源スイッチ

S.-H. Lo, IEEE Electron Device Letters, p. 209, May 1997.

V

Power switch thick

t

V

CMOS circuits thin

t

V

V

ゲートトンネル電流低減法

厚膜電源スイッチ

ϕ

(

V

V

(0) (0)

(

V

– δ

V

– δ

(+

δ

δ

SRAM

V

BL WL BL

V

K. Osada, IEEE J. SSC, p. 1952, Nov. 2003

(0)

(

V

リーク電流低減例(1)

サブスレッショルド ゲートトンネル

GIDL

リーク電流低減効果

Subthreshold + GIDL

Gate tunnel

0 20 40 60 80 100

16.7 25°C

リーク電流 (fA)

P

N 95.4

0 500 1000 1500

102 90°C

1240

リーク電流 (fA)

N N

Subthreshold + GIDL

Gate tunnel

P

P N P

M. Ito, ISSCC, p. 274, Feb. 2007.

リーク電流低減例(2)

Mobile Processor

アナログ回路のリーク電流

デジタル回路との差異

１．デジタル：消費電流の増加

アナログ：消費電流の増加＋アナログ値の誤差 ２．デジタル：

Σ

アナログ：個々のリーク電流が問題

対策

１．リーク電流低減

リーク電流 << 信号電流

２．リーク電流補償

リーク電流 ≒ 補償電流

(リーク電流)

dt

C 

スイッチトキャパシタ

アナログ回路のサブスレッショルド電流

IN

ϕ

ϕ

ϕ

V

V

ϕ

ϕ

C

C

OUT

V

(

V

(0)

(

V

(0) (0)

(

V

(0) (

V

(

V

アナログ回路のサブスレッショルド電流低減

OUT

ϕ

ϕ

ϕ

C

C

ϕ

IN

ϕ

V

V

V

ϕ

V

V

(0)

(

V

V

(0)

(0) (

V

(

V

(0) (0)

(

V

(

V

まとめ

・サブスレッショルド電流低減

メモリ‥‥

V

δ

アナログ‥‥今後の課題 動作時‥‥部分的活性化

２種

V

・ゲートトンネル電流低減

回路的対策もあるが、高誘電率（high

k