最近のデジタル回路の動向 LeCroy Japan, LJDN-JTT Page 3 LI の高速動作周波数 & 高集積化更なる CPU システムの高速化 CPU システムの高速化バス速度の高速化へペンティアムプロセッサ4 400MHzのシステムバス最大 3.2Gb/s(

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1

LeCroy Japan, LJDN-JTST-0004-01　Page 1

デジタル回路の評価方法

初版：初版：初版：初版：200120012001年2001年年10年10月1010月月26月2626日（金）26日（金）日（金）日（金）レクロイ・ジャパン株式会社　レクロイ・ジャパン株式会社　レクロイ・ジャパン株式会社　レクロイ・ジャパン株式会社　マルコム・エンジニア　長濱

デジタル回路の評価方法　　

最近のデジタル回路の動向最近のデジタル回路の動向最近のデジタル回路の動向最近のデジタル回路の動向　　LSIの高集積化＆動作周波数の高速化　　　　旧来のデジタル信号設計　　　　相性があるシステム・メモリとPC 　　問題点　　　　タイミング／インピーダンス／ノイズ　　SDRAM／ＤＤＲ（Double　Data　Rate）　　ラムバス・メモリ・システムデジタル信号設計デジタル信号設計デジタル信号設計デジタル信号設計　　　反射のコントロール　　　　　　シミュレーション波形と実測　　　電流のコントロール　　　　　　基板上の電流分布　　　タイミングのコントロール　　　　　　SETUP／HOLD／SKEW 　　　ノイズのコントロール　　　　　　クロストーク／耐ノイズ　実際のデバッグ方法実際のデバッグ方法実際のデバッグ方法実際のデバッグ方法　　　　　　　　測定システム SDRAM SDRAM SDRAM SDRAM回路の検証回路の検証回路の検証回路の検証クロック・ジッタ解析（ジッタの原因追求）　　　DLL解析　　　　　　SETUP／HOLD 　　　SKEW 新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析　　ハーフ・ピリオド・ジッタ　　 N-サイクル・ジッタ　　　スペクトラム拡散クロックの変調帯域ラムバス・メモリ・システムラムバス・メモリ・システムラムバス・メモリ・システムラムバス・メモリ・システム　　　ラムバス・クロックゼネレータのジッタ解析高速デジタル回路を評価するためのに高速デジタル回路を評価するためのに高速デジタル回路を評価するためのに高速デジタル回路を評価するためのに必要な測定機器群

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2 最近のデジタル回路の動向

最近のデジタル回路の動向

LSIの高速動作周波数＆高集積化

更なるCPUシステムの高速化

S CPUシステムの高速化 S バス速度の高速化へ IDFJapan2001　Spring引用 S より、データ・タイミング規定が厳しくなる S 高速化のためには、CPUシステムとしての考え方が必要となる。 S ペンティアム・プロセッサ４ S ４００MHｚのシステム・バス S 最大3.2Gb/s（400MHz×8）

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　3

33

3 旧来のデジタル信号設計

相性があるシステム・メモリ

S

個々の回路が電気的仕様を要求している

S 接続できない機種の存在　　→　回路間の相性が問題化回路間の相性が問題化回路間の相性が問題化回路間の相性が問題化

S CPUCPUメモリは、もっとも顕著に現れている。CPUCPUメモリは、もっとも顕著に現れている。メモリは、もっとも顕著に現れている。メモリは、もっとも顕著に現れている。

CPU

メモリ回路

周辺回路１

周辺回路２

タイミング規定の要求タイミング規定の要求タイミング規定の要求タイミング規定の要求 xxxx　　　ns　nsnsns タイミング規定の要求タイミング規定の要求タイミング規定の要求タイミング規定の要求 y yy y　　　ns　nsnsns タイミング規定の要求タイミング規定の要求タイミング規定の要求タイミング規定の要求 y yy y　　　ns　nsnsns タイミング規定の要求タイミング規定の要求タイミング規定の要求タイミング規定の要求 zzzz　　　ns　nsnsns PCI PCI PCI

PCI　　　　1.58MB/pin1.58MB/pin1.58MB/pin1.58MB/pin でも互換性の問題でも互換性の問題でも互換性の問題でも互換性の問題

システムのタイミング・マージン

トータル・タイミング管理が重要

S

伝送ライン・インピーダンス

S

バイパス・コンデンサ

S

プリント基板作成基準

S

信号割付け

S

パッケージ

S

デバイス単体のばらつき

S

個別仕様からトータル仕様へ

CPU CPU CPU CPU メモリメモリメモリメモリシステム制御システム制御システム制御システム制御 ASIC ASICASIC ASIC Ｉ／Ｆ回路Ｉ／Ｆ回路Ｉ／Ｆ回路Ｉ／Ｆ回路クロック発生部クロック発生部クロック発生部クロック発生部

CPU

メモリ１

メモリ２

_終端_終端_終端_終端

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　4

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4 タイミングマージン管理の重要性

タイミング余裕度を設定する

S タイミング・マージンをトータルで規格化する（タイミング・バジェットタイミング・バジェットタイミング・バジェットタイミング・バジェット） S 個々の回路間の相性を取り除くことができます。 35% 26% 22% 10% 7% プロパゲーションプロパゲーションプロパゲーションプロパゲーション立上がり／立下がり立上がり／立下がり立上がり／立下がり立上がり／立下がりセットアップ・タイムセットアップ・タイムセットアップ・タイムセットアップ・タイムクロック・ジッタクロック・ジッタクロック・ジッタクロック・ジッタ

問題点１

デバイスのタイミング余裕度による影響

S クロック／データ・タイミングの規定 S タイミング・バジェットを考えた規定。タイミング・バジェットを考えた規定。タイミング・バジェットを考えた規定。タイミング・バジェットを考えた規定。 S 汎用デバイスでは、規格が明確化されているケースが多い。

S

内製システムＬＳＩでは、不明確な点が多い。

S

正確で、理にかなった評価が必要です。

PC SDRAM Specification PC SDRAM Specification PC SDRAM Specification PC SDRAM Specification Revision 1.7 Revision 1.7Revision 1.7 Revision 1.7

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　5

55

5 問題点２

インピーダンス整合による影響１

S 隣接配線で且つ低速度回路隣接配線で且つ低速度回路隣接配線で且つ低速度回路隣接配線で且つ低速度回路 S 配線の長さが信号の波長に対して無視できる領域 S 集中定数の考え方でよいであろう。 S 長距離伝送回路（伝送信号波長に対して） S 配線の長さが無視できない伝送路 S 分布定数回路の考え方が必要 100mm 300mm 150mm 1/4波長＝250MHz 1/1波長＝1GHz 1/4波長＝500MHz 1/1波長＝2GHz

問題点２

インピーダンス整合による影響２

S 電圧振幅は、 300mm 200mm CPU CPU CPU CPU メモリメモリメモリメモリシステム制御システム制御システム制御システム制御 ASIC ASICASIC ASIC Ｉ／Ｆ回路Ｉ／Ｆ回路Ｉ／Ｆ回路Ｉ／Ｆ回路クロック発生部クロック発生部クロック発生部クロック発生部 ③100mm ①300mm ④50mm ②150mm 終端例：例：例：例：500500500500MHzMHzMHzMHz　　　　1V1V振幅で1V1V振幅で振幅で振幅で20202020mmmmmmmmのパターンを伝送すると　のパターンを伝送すると　のパターンを伝送すると　のパターンを伝送すると　 1 11

1VV・VV・・・coscoscoscos〔（〔（〔（〔（20mm/150mm20mm/150mm）×20mm/150mm20mm/150mm）×）×）×90909090°〕＝°〕＝°〕＝978mV°〕＝978mV978mV978mV 振幅は下がっています。振幅は下がっています。振幅は下がっています。振幅は下がっています。つまり、つまり、つまり、つまり、伝送路が波長に対して長いと分布定数で考えなければなりません。伝送路が波長に対して長いと分布定数で考えなければなりません。伝送路が波長に対して長いと分布定数で考えなければなりません。伝送路が波長に対して長いと分布定数で考えなければなりません。

150

150 150mm

mm

600

600 600mm

mm

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66

6 問題点３

高集積化によるクロストーク・ノイズの問題

S

平行する伝送ラインを持つ隣接回路同士で発生。

S

伝送系ラインから誘起されるノイズ。

S

相互キャパシタンスによる静電結合

S

相互インダクタンスによる誘導結合

S

伝送ライン長を短くする。

S

伝送ラインの特性インピーダンスを極力低くする。

S

隣接の伝送ライン間を広くする。

S

信号の周波数成分を解析することで対策できます

信号の周波数成分を解析することで対策できます。

信号の周波数成分を解析することで対策できます

高速化に対応したタイミング回路例１

SDRAMシステム

S SDRAM/モジュール S 全ての制御とデータのＲｅａｄ／Ｗｒｉｔｅをシステム・バス・クロックに同期 S 内部クロックの立ち上がりだけを使ってデータの出力 S DDR SDRAM/モジュール S クロックの立ち上がり/立ち下がりのＲｅａｄ／Ｗｒｉｔｅ S 外部クロックとメモリ内部のクロックの時間差を調整するDLL回路搭載 1 11

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77

7 高速化に対応したタイミング回路例２

ラムバス・メモリ・システム１

S RSLインタフェースとプロトコル方式によるデータ転送 S RSL(ラムバス・シグナル・レベル)インタフェース S 1.67ns/Byte　(600MB/s) S PCや民生用メイン・メモリ、グラフィックス、ビデオ、通信、TVなどに使用

高速化に対応したタイミング回路例２

ラムバスの考え方

CPU

MEM

16

16 ビット･バス

ビット･バス

800

800 MHz

MHz

（４００（４００（４００（４００（４００（４００（４００（４００MHMHMHMHMHMHMHMHｚ）ｚ）ｚ）ｚ）ｚ）ｚ）ｚ）ｚ）

PC100

と比較：

バス幅：

1/4

倍

クロック：

88

8

88

8

8 倍

倍

全体で

2

22

2

22

2 倍

倍

133 133133 133 133 133 133 133××××××××44444444 533 533533 533 533 533 533 533MHzMHzMHzMHzMHzMHzMHzMHz RAC RACRAC RAC RAC RAC RAC RAC RAC RAC RAC RAC RAC RACRAC RAC

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88

8

Memory1 Memory1 Memory1 Memory1 Memory1 Memory1 Memory1 Memory1

高速化に対応したタイミング回路例２

従来の方式

S

従来は、クロックは単一ラインで動作

CPU CPU CPU CPU CPU CPUCPU

CPU Memory2Memory2Memory2Memory2Memory2Memory2Memory2Memory2

Clock Clock Clock Clock Clock ClockClock Clock Data Bus Data Bus Data Bus Data Bus Data Bus Data Bus Data Bus Data Bus

高速化に対応したタイミング回路例２

ラムバスのクロック・ライン

CPU CPU CPU CPU CPU CPUCPU

CPU Memory1Memory1Memory1Memory1Memory1Memory1Memory1Memory1 Memory2Memory2Memory2Memory2Memory2Memory2Memory2Memory2

Clock Clock Clock Clock Clock ClockClock Clock Data Bus Data Bus Data Bus Data Bus Data Bus Data BusData Bus Data Bus ラムバスにおいては、常にデータとクロックが同期するようラムバスにおいては、常にデータとクロックが同期するようラムバスにおいては、常にデータとクロックが同期するようラムバスにおいては、常にデータとクロックが同期するように送信用と受信用にに送信用と受信用にに送信用と受信用にに送信用と受信用に2222本クロック･ラインが設けてある。本クロック･ラインが設けてある。本クロック･ラインが設けてある。本クロック･ラインが設けてある。クロックは、差動出力ラインとして扱うクロックは、差動出力ラインとして扱うクロックは、差動出力ラインとして扱うクロックは、差動出力ラインとして扱う Terminator TerminatorTerminator Terminator Terminator Terminator Terminator Terminator Terminator Terminator Terminator Terminator Terminator TerminatorTerminator Terminator

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99

9 高速化に対応したタイミング回路例２

RIMM ( RAMBUS Inline Memory Module )

ラムバスラムバスラムバスラムバス Web SiteWeb SiteWeb SiteWeb Site

高速化に対応したタイミング回路例

差動シリアル伝送化　：　シリアルATA

S

データのみの伝送で高速化

S

クロックは、データから抽出

S

インタフェース部でクロックと

データの位相差の問題が発

生しない

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10

10 高速化に対応したタイミング回路例

多値伝送　Multi

Multi

Multi-

Multi

--

- Amplitude Signaling (MAS)

Amplitude Signaling (MAS)

S MultiMultiMultiMulti---- Amplitude Signaling (MAS)Amplitude Signaling (MAS)Amplitude Signaling (MAS)Amplitude Signaling (MAS)

S 既存の基礎技術

S Telephone DSL modems - to 1. 5 Mb/ s S Gigabit Ethernet - to 1000 Mb/ s

S 高速マルチ値伝送を高速マルチ値伝送をPCB高速マルチ値伝送を高速マルチ値伝送をPCBPCB上で実現PCB上で実現上で実現上で実現

S SNRSNRが良いSNRSNRが良いが良いが良い

デジタル信号設計

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11

11 反射のコントロール

伝送路長によるリンギング

S リンギングを小さく抑えるには　 S 伝送路の遅延時間を立上がり時間の１５％以下程度にする　 rise time = 1 ns rise time = 1 ns rise time = 1 ns rise time = 1 ns 伝送路の遅延時間　　伝送路の遅延時間　　伝送路の遅延時間　　伝送路の遅延時間　　150150150150pspspsps １０１０１０１０ΩΩΩΩ 5 55 5nsnsns　ns　　　　　　　10ns10ns10ns10ns　　　　　　　15ns　15ns15ns　　　15ns　　　　　　20ns　　　20ns20ns20ns 2.5 2.52.5 2.5VVVV rise time = 1 ns rise time = 1 nsrise time = 1 ns rise time = 1 ns 伝送路の遅延時間　　伝送路の遅延時間　　伝送路の遅延時間　　伝送路の遅延時間　　300300300300pspspsps １０１０１０１０ΩΩΩΩ 5 55 5nsns　nsns　　　　　　10ns　10ns10ns　10ns　　　　　　　15ns15ns15ns　　　15ns　　　　　　20ns　　　20ns20ns20ns 2.5 2.5 2.5 2.5VVVV 伝送路が長いとリンギングも現われやすい。伝送路が長いとリンギングも現われやすい。伝送路が長いとリンギングも現われやすい。伝送路が長いとリンギングも現われやすい。パターンの最短化が必要です。パターンの最短化が必要です。パターンの最短化が必要です。パターンの最短化が必要です。

反射のコントロール

伝送路長によるリンギング

S 立上がり時間に対するディレイ長の影響ソースインピーダンス：　 TTL/CMOS = 30 Ω _{伝送路　65Ω} _{1ns　ディレイライン} 負荷 RL = 10K CL =0 pF １・１・１・

１・TrTrTr＝Tr＝＝＝1111・・・・delaydelaydelaydelay　_{2222・・・・Tr}　　 _Tr_Tr_Tr＝_＝_＝2delay_＝_2delay_2delay_2delay 3 33

3・・・・TrTrTrTr＝＝＝3＝333・・・・delaydelaydelay　delay　　　

立上がり時間に対するディレイ長により、立上がり時間の変化が見られます。よって、短く配線する必要があります。

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12

12 反射のコントロール

容量性負荷によるリンギング

S 容量性負荷の影響ソースインピーダンス：　 TTL/CMOS = 30 Ω 伝送路　65Ω 0.5ns　ディレイライン負荷 RL = 10K CL =　0,10,20 pF 容量性負荷が大きいとリンギングが大きく現れます. 容量性負荷は小さくする必要があります。 C C C C　　　=　===　　　　0,0,0,0,　　10,　　10,10,　10,　　　20 20 20 20 pFpFpFpF C CC C　　　=　===　　　0,　0,0,　0,　10,　　10,10,10,　　　20 　20 20 pF20 pFpFpF 立上がり時間／ディレイ立上がり時間／ディレイ立上がり時間／ディレイ立上がり時間／ディレイ

反射のコントロール

伝送ラインの容量性負荷を取り除く

S 容量性負荷がある場合 5 55 5nsns　nsns　　　　　　10ns　10ns10ns　10ns　　　　　　　15ns15ns15ns15ns　　　　　　20ns20ns20ns20ns 2.5 2.5 2.5 2.5VVVV 5 55 5nsns　nsns　　　　　　10ns　10ns10ns　10ns　　　　　　　15ns15ns15ns15ns　　　　　　20ns20ns20ns20ns 2.5 2.5 2.5 2.5VVVV 10 10 10

10Ω　　Ω　　Ω　　27Ω　　2727Ω　　　　27Ω　　　　Ω　　　　Ω　　　　DelayDelay：DelayDelay：：：150ps150ps150ps　　　　　　　　150ps　　　　　　20pF　　　　　　　　20pF20pF20pF 10

10 10

10Ω　　　　　　Ω　　　　　　Ω　　　　　　DelayΩ　　　　　　DelayDelay：Delay：：：150ps150ps　　　　　　　　　150ps150ps　　　　　　　20pF20pF20pF20pF

rise time = 1 ns rise time = 1 ns rise time = 1 ns

rise time = 1 ns rise time = 1 nsrise time = 1 nsrise time = 1 nsrise time = 1 ns

S通常の終端方式 Sリンギングが現れる Sシリーズ終端方式 Sリンギングが抑えられている負荷の状況によりシリーズ終端でリンギングが改善される負荷の状況によりシリーズ終端でリンギングが改善される負荷の状況によりシリーズ終端でリンギングが改善される負荷の状況によりシリーズ終端でリンギングが改善される

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13

13 電流のコントロール

基板上の電流分布

S 伝送ラインに沿って、グランド層に電流分布が生じる帰還電流の存在帰還電流の存在帰還電流の存在帰還電流の存在スルーホールスルーホールスルーホールスルーホール帰還電流は、迂回する帰還電流は、迂回する帰還電流は、迂回する帰還電流は、迂回する電流分布は、伝送反射にも影響を及ぼします。電流分布は、伝送反射にも影響を及ぼします。電流分布は、伝送反射にも影響を及ぼします。電流分布は、伝送反射にも影響を及ぼします。よって、グランド層の電流分布も考えた設計が必要です。よって、グランド層の電流分布も考えた設計が必要です。よって、グランド層の電流分布も考えた設計が必要です。よって、グランド層の電流分布も考えた設計が必要です。

電流のルート

タイミングのコントロール

S タイミングの問題 D D D D　　　　　　　　QQQQ 　　　　　　　　　　　　____ 　　　　　　　　　　　　QQQQ

Ｄａｔａ

Clock

4.5ns 4.5ns 4.5ns D0 ~ D7 各出力間の遅延時間差クロック出力の遅延時間差 D D D D　　　　　　Q　　QQQ 　　　　　　　　　　　　____ 　　　　　　　　　　　　QQQQ D D D D　　　　　　　　QQQQ 　　　　　　　　　　　　____ 　　　　　　　　　　　　QQQQ D D D D　　　　　　　　QQQQ 　　　　　　　　　　　　____ 　　　　　　　　　　　　QQQQ 30cm 1ns

8

ﾃﾞｰﾀｸﾛｯｸ位相 OUT0 ~ OUT7 SETUP　Time　1.5nS HOLD　Time　0.5nS ｸﾛｯｸﾄﾞﾗｲﾊﾞﾌﾘｯﾌﾟﾌﾛｯﾌﾟ

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14

14 タイミングのコントロール

Setup／Hold

S

タイミングの余裕度／データ・リタイミング安定性の解析

S

Setup/Hold　Time　の観測により傾向を把握　

4.5ns

D

　　

　　Q

　　　

　　　____

　　　

　　　Q

OUT0

~

OUT7

Hold　Time

Setup　Time

ｸﾛｯｸ

ﾃﾞｰﾀ

8 タイミングのコントロール

SKEW

スレッショルド・レベルスレッショルド・レベルスレッショルド・レベルスレッショルド・レベルスレッショルド・レベルスレッショルド・レベルスレッショルド・レベルスレッショルド・レベル Skew Time Skew Time Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 D Clk Q D Clk Q D Clk Q D Clk Q D Clk Q 振幅のレベル及び振幅のレベル及び振幅のレベル及び振幅のレベル及び％設定が可能です。％設定が可能です。％設定が可能です。％設定が可能です。

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15 タイミングのコントロール

プロパゲーション・ディレイ

S プロパゲーション・ディレイ：プロパゲーション・ディレイ：プロパゲーション・ディレイ：プロパゲーション・ディレイ： S データ値がデバイス入力から出力までの転送に要する時間 S ロジック・ゲートや配線はプロパゲロジック・ゲートや配線はプロパゲロジック・ゲートや配線はプロパゲロジック・ゲートや配線はプロパゲーション・ディレイを発生する。ーション・ディレイを発生する。ーション・ディレイを発生する。ーション・ディレイを発生する。 S デバイスが駆動する負荷の数はプデバイスが駆動する負荷の数はプデバイスが駆動する負荷の数はプデバイスが駆動する負荷の数はプロパゲーション・ディレイに影響するロパゲーション・ディレイに影響するロパゲーション・ディレイに影響するロパゲーション・ディレイに影響する。。。。 Clk D0Q0 D1Q1 D2Q2 D3Q3 D4Q4 D5Q5 D6Q6 D7Q7 Clk D0Q0 D1Q1 D2Q2 D3Q3 D4Q4 D5Q5 D6Q6 D7Q7 Clk D0Q0 D1Q1 D2Q2 D3Q3 D4Q4 D5Q5 D6Q6 D7Q7 Clk D0Q0 D1Q1 D2Q2 D3Q3 D4Q4 D5Q5 D6Q6 D7Q7 Clk D0Q0 D1Q1 D2Q2 D3Q3 D4Q4 D5Q5 D6Q6 D7Q7 D Clk Q D Clk Q D Clk Q D Clk Q D Clk Q 入出力間の時間差入出力間の時間差入出力間の時間差入出力間の時間差

タイミングのコントロール

プロパゲーション・ディレイ：

プロパゲーション・ディレイ：立上がり時間の影響

S レジスタ間により多くのロジック・ゲートが付加されると、立ち上がり・立ち下がりレジスタ間により多くのロジック・ゲートが付加されると、立ち上がり・立ち下がりレジスタ間により多くのロジック・ゲートが付加されると、立ち上がり・立ち下がりレジスタ間により多くのロジック・ゲートが付加されると、立ち上がり・立ち下がり時間の遅れはそれに比例してプロパゲーション・ディレイを大きくする。時間の遅れはそれに比例してプロパゲーション・ディレイを大きくする。時間の遅れはそれに比例してプロパゲーション・ディレイを大きくする。時間の遅れはそれに比例してプロパゲーション・ディレイを大きくする。

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16

16 ノイズのコントロール

高集積化によるクロストーク

S セル／配線の配置によりクロストークが発生セル／配線の配置によりクロストークが発生セル／配線の配置によりクロストークが発生セル／配線の配置によりクロストークが発生 S タイミング・エラーの原因タイミング・エラーの原因タイミング・エラーの原因タイミング・エラーの原因 S 設計段階で取り除くことが重要設計段階で取り除くことが重要設計段階で取り除くことが重要設計段階で取り除くことが重要 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 Clk D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 D7 Q7 D Clk Q D Clk Q D Clk Q D Clk Q D Clk Q

ノイズのコントロール

基板上のクロストーク

S 信号間の干渉によって生じます。

クロストーク

インダクタンスによる影響が大きい場合は、非常に大きい振幅が現れます。インダクタンスによる影響が大きい場合は、非常に大きい振幅が現れます。インダクタンスによる影響が大きい場合は、非常に大きい振幅が現れます。インダクタンスによる影響が大きい場合は、非常に大きい振幅が現れます。パターン設計においてパターン幅が決定されるため、パターン設計においてパターン幅が決定されるため、パターン設計においてパターン幅が決定されるため、パターン設計においてパターン幅が決定されるため、場合によっては、ノイズ・フィルタなどを挿入してクロストークを抑えます。場合によっては、ノイズ・フィルタなどを挿入してクロストークを抑えます。場合によっては、ノイズ・フィルタなどを挿入してクロストークを抑えます。場合によっては、ノイズ・フィルタなどを挿入してクロストークを抑えます。

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17

17 ノイズのコントロール

耐ノイズ性能を高めるには、差動インタフェース

S 小振幅、電流負荷による差動伝送方式 S LVDS S TMDS S GVIF LVDS LVDS LVDS LVDSを使用したディスプレイ・ドライバ回路を使用したディスプレイ・ドライバ回路を使用したディスプレイ・ドライバ回路を使用したディスプレイ・ドライバ回路

実際のデバッグ方法

測定システム

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18

18 測定システム

波形観測に必要な機器

S デジタル・オシロスコープ S 周波数帯域 S サンプリング速度 S メモリ長 S プローブ S パッシブ・プローブ S アクティブ・プローブ

測定システム

デジタル・オシロスコープの周波数帯域

S 周波数帯域測定される立上がり時間誤差を考慮すると測定される立上がり時間誤差を考慮すると測定される立上がり時間誤差を考慮すると測定される立上がり時間誤差を考慮すると必要なﾊﾞﾝﾄﾞ幅（必要なﾊﾞﾝﾄﾞ幅（必要なﾊﾞﾝﾄﾞ幅（必要なﾊﾞﾝﾄﾞ幅（BWBWBW）＝BW）＝）＝）＝ 0.35 0.35 ×0.35 0.35 × 3×× 333　　　以上　以上以上以上立ち上り時間立ち上り時間立ち上り時間立ち上り時間 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Time A m pl it ude 1 0 ai 2 0 ti ns 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Time A m pl it ude 1 0 ai 2 0 ti ns 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Time A m pl it ude 1 0 ai 2 0 ti ns 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Time A m pl it ude 0.982 0 ai 2 0 ti ns 2GHz　　　　1GHz　　　　　500MHz　　　　200MHz

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　19

19

19 測定システム

デジタル・オシロスコープのサンプリング速度

S サンプリング速度の比較 4GS/s １６GS/s サンプリング速度を上げると、サンプリング速度を上げると、サンプリング速度を上げると、サンプリング速度を上げると、立上がりエッジ部の再現性が向上。立上がりエッジ部の再現性が向上。立上がりエッジ部の再現性が向上。立上がりエッジ部の再現性が向上。高速サンプリング速度が重要です。高速サンプリング速度が重要です。高速サンプリング速度が重要です。高速サンプリング速度が重要です。

測定システム

デジタル・オシロスコープのサンプリング速度

S メモリ長の比較　4M　ﾜｰﾄﾞ　　500MS/s　時　20M　ﾜｰﾄﾞ　　500MS/s　時絶えず変化するデジタル回路のタイミング計測は、絶えず変化するデジタル回路のタイミング計測は、絶えず変化するデジタル回路のタイミング計測は、絶えず変化するデジタル回路のタイミング計測は、できる限り長い時間測定すべきです。できる限り長い時間測定すべきです。できる限り長い時間測定すべきです。できる限り長い時間測定すべきです。ロングメモリで捕捉すると、ロングメモリで捕捉すると、ロングメモリで捕捉すると、ロングメモリで捕捉すると、長い周期で発生している現象や単発現象を捕らえ易くなります。長い周期で発生している現象や単発現象を捕らえ易くなります。長い周期で発生している現象や単発現象を捕らえ易くなります。長い周期で発生している現象や単発現象を捕らえ易くなります。

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　20

20

20 測定システム

プロービングの問題点

S プローブの測定の注意点（パッシブ・プローブを用いた例）周波数周波数周波数周波数：：：：100100100100MHzMHzMHzMHz 立上がり立上がり立上がり立上がり////立下り時間立下り時間立下り時間立下り時間：　：　：　：　400400400400pspspsps プローブ容量プローブ容量プローブ容量プローブ容量：　：　：　：　10101010pFpFpFpF プローブ入力抵抗プローブ入力抵抗プローブ入力抵抗プローブ入力抵抗：　：　：　：　1111MMMMΩΩΩΩ インダクタンスインダクタンスインダクタンスインダクタンス：　：　：　：　1111nHnHnHnH 周波数周波数周波数周波数：：：：100100100100MHzMHzMHzMHz 立上がり立上がり立上がり立上がり////立下り時間立下り時間立下り時間立下り時間：　：　：　：　400400400400pspspsps プローブ容量プローブ容量プローブ容量プローブ容量：　：　：　：　10101010pFpFpFpF プローブ入力抵抗プローブ入力抵抗プローブ入力抵抗プローブ入力抵抗：　：　：　：　1111MMMMΩΩΩΩ インダクタンスインダクタンスインダクタンスインダクタンス：　：　：　：　0.0.0.0.１ｎ１ｎ１ｎH１ｎHHH

プローブのリード長によりリンギングが発生。

できる限り短いリード長が望ましい。

測定システム

アクティブ・プローブ／パッシブ・プローブ

S アクティブ・プローブの特性アクティブ・プローブの特性アクティブ・プローブの特性アクティブ・プローブの特性　　　　　　　　　　　　　　　　200200200ps200psps　　　　ps　　　　　　　　400ps　　　　400ps400ps　　　　　400ps　　　　　600ps　　　　　　600ps600ps　　　600ps　　　　　　800ps　　　800ps　　　１800ps800ps　　　１　　　１ns　　　１nsnsns 立上がり時間立上がり時間立上がり時間立上がり時間アクティブ・プローブアクティブ・プローブアクティブ・プローブアクティブ・プローブ入力容量　入力容量　入力容量　入力容量　1111pFpFpFpF 理想波形理想波形理想波形理想波形パッシブ・プローブパッシブ・プローブパッシブ・プローブパッシブ・プローブ入力容量　入力容量　入力容量　入力容量　12121212pFpFpFpF アクティブ・プローブは、アクティブ・プローブは、アクティブ・プローブは、アクティブ・プローブは、入力容量が小さい。入力容量が小さい。入力容量が小さい。入力容量が小さい。つまり、つまり、つまり、つまり、信号波形への影響が小さい。信号波形への影響が小さい。信号波形への影響が小さい。信号波形への影響が小さい。

高速信号の波形観測には、

アクティブ・プローブ

が欠かせません。

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　21

21

21 実際のデバッグ方法

SDRAM回路の検証

タイミング計測パラメータ

S セットアップ・ホールド時間セットアップ・ホールド時間セットアップ・ホールド時間セットアップ・ホールド時間 Setup / Hold TimeSetup / Hold TimeSetup / Hold TimeSetup / Hold Time

S スキュースキュースキュースキューＳｋｅｗＳｋｅｗＳｋｅｗＳｋｅｗ

S 周期ジッタ周期ジッタ周期ジッタ周期ジッタＰｅｒｉｏｄＰｅｒｉｏｄＰｅｒｉｏｄＰｅｒｉｏｄ

(22)

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　22

22

22 SDRAM回路の検証

クロック解析　周期ジッタ

周期ジッタ

1 11 1周期の変動周期の変動周期の変動周期の変動 tttt₁₁₁₁の変動の変動の変動の変動

SDRAM回路の検証

クロック解析　従来の方式

S

立上がりエッジを拡大して、エッジ部をカーソル測定

S

ランダム・サンプリング、等価サンプリング方式の解析

(23)

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　23

23

23 SDRAM回路の検証

クロック解析　

S

周期ジッタ３つの角度から解析

S

ジッタの変動分布

S

ジッタの時間的変動傾向

S

ジッタの周波数成分

SDRAM回路の検証

クロック解析　ヒストグラム解析例

S

ジッタ・ヒストグラムは、正規分布を示してます

S

ランダム性のジッタであることが判断できます。

周期ジッタ成分はランダム性周期ジッタ成分はランダム性周期ジッタ成分はランダム性周期ジッタ成分はランダム性標準偏差標準偏差標準偏差標準偏差ピーク・トウ・ピーク・ジッタピーク・トウ・ピーク・ジッタピーク・トウ・ピーク・ジッタピーク・トウ・ピーク・ジッタ

(24)

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　24

24

24 SDRAM回路の検証

クロック解析　ヒストグラム解析

S 一般的にランダム・ジッタのピーク値は測定サンプル数を増やせば大きくなる傾向がある S 真のピーク値を推定するのには、最低限 12 * σ (+/- 6σ) のサンプル点数が必要です

+/- 6 σ

+/- 1 σ

SDRAM回路の検証

クロック解析　ヒストグラム解析に必要なサンプル数

S ヒストグラムに取り込む測定サンプル数が多いほど信頼性は向上するヒストグラムに取り込む測定サンプル数が多いほど信頼性は向上するヒストグラムに取り込む測定サンプル数が多いほど信頼性は向上するヒストグラムに取り込む測定サンプル数が多いほど信頼性は向上する S 測定サンプル数を増やすには測定サンプル数を増やすには測定サンプル数を増やすには測定サンプル数を増やすには S 連続取り込みモードで測定時間を十分に長くとる連続取り込みモードで測定時間を十分に長くとる連続取り込みモードで測定時間を十分に長くとる連続取り込みモードで測定時間を十分に長くとる S 大容量の波形取り込みメモリで一度に多くのサイクルを捕捉し、測定する大容量の波形取り込みメモリで一度に多くのサイクルを捕捉し、測定する大容量の波形取り込みメモリで一度に多くのサイクルを捕捉し、測定する大容量の波形取り込みメモリで一度に多くのサイクルを捕捉し、測定する S 但し、サンプル数に比例して測定時間が長くなる但し、サンプル数に比例して測定時間が長くなる但し、サンプル数に比例して測定時間が長くなる但し、サンプル数に比例して測定時間が長くなる S ±４±４σ±４±４σσσ －－ ±５σ－－±５σ±５σ の信頼性レベルが測定には実用的である±５σの信頼性レベルが測定には実用的であるの信頼性レベルが測定には実用的であるの信頼性レベルが測定には実用的である S 測定サンプル数測定サンプル数測定サンプル数測定サンプル数：：：：１０万－１００万サンプル１０万－１００万サンプル１０万－１００万サンプル１０万－１００万サンプル S ±６±６±６±６σσσσのピーク値を計算するのピーク値を計算するのピーク値を計算するのピーク値を計算する

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　25

25

25 SDRAM回路の検証

クロック解析　サンプル数を多く取ると

S サンプル数が多いと、ピーク・トウ・ピーク・ジッタ多くなる傾向を示します。サンプル数が多いと、ピーク・トウ・ピーク・ジッタ多くなる傾向を示します。サンプル数が多いと、ピーク・トウ・ピーク・ジッタ多くなる傾向を示します。サンプル数が多いと、ピーク・トウ・ピーク・ジッタ多くなる傾向を示します。 S 正確なピーク・トウ・ピーク・ジッタの解析には、ロングメモリが必要です。正確なピーク・トウ・ピーク・ジッタの解析には、ロングメモリが必要です。正確なピーク・トウ・ピーク・ジッタの解析には、ロングメモリが必要です。正確なピーク・トウ・ピーク・ジッタの解析には、ロングメモリが必要です。 800 800 800 800kkkkワードワードワードワード 18.425 18.42518.425 18.425pspspsps 64 64 64 64MMMMワードでワードでワードでワードで信号を取り込む信号を取り込む信号を取り込む信号を取り込む 22.850 22.850 22.850 22.850pspspsps

SDRAM回路の検証

クロック解析　ヒストグラム解析

ランダム性ノイズ htop htop htop htop hbase hbase hbase hbase sigma sigmasigma sigma range range range range ランダム性ランダム性ランダム性ランダム性周期性もしくは２値変化の場合周期性もしくは２値変化の場合周期性もしくは２値変化の場合周期性もしくは２値変化の場合

・周期性

・ランダム性でない

これだけでけでは、原因の特定が困難ですから、これだけでけでは、原因の特定が困難ですから、これだけでけでは、原因の特定が困難ですから、これだけでけでは、原因の特定が困難ですから、ジッタ・トラックによる解析を行ないます。ジッタ・トラックによる解析を行ないます。ジッタ・トラックによる解析を行ないます。ジッタ・トラックによる解析を行ないます。

(26)

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26

26 SDRAM回路の検証

クロック解析　時間的変動傾向解析

S

ジッタ・トラックによる時間的変動傾向の解析により

S

周期性ジッタ

解析ができます。

S

ランダム性でない

ジッタ解析ができます。

S

単発現象

解析ができます。ジッタ・トラックは、例えば周期の変動をグラフ化します。ジッタ・トラックは、例えば周期の変動をグラフ化します。ジッタ・トラックは、例えば周期の変動をグラフ化します。ジッタ・トラックは、例えば周期の変動をグラフ化します。周期の変動グラフは、ジッタの傾向を示します。周期の変動グラフは、ジッタの傾向を示します。周期の変動グラフは、ジッタの傾向を示します。周期の変動グラフは、ジッタの傾向を示します。

SDRAM回路の検証

クロック解析　時間的変動傾向解析例

S

クロックの周期ジッタの時間的変動傾向をジッタ・トラックで解析

S

１クロック毎の周期変動が確認できます。

１クロック毎の周期の変動グラフ１クロック毎の周期の変動グラフ１クロック毎の周期の変動グラフ１クロック毎の周期の変動グラフ

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27

27 SDRAM回路の検証

クロック解析　ジッタの周波数成分解析

S

ジッタ・トラックをFFTすると

S ジッタの周波数成分（揺らぎのスピード）を知る S 周波数成分：　ジッタの要因はひとつだけとは限りません。周波数分析で、ジッタの要因を見つけ出します。周波数周波数周波数周波数ﾚﾍﾞﾙﾚﾍﾞﾙﾚﾍﾞﾙﾚﾍﾞﾙジッタ・トラックジッタ・トラックジッタ・トラックジッタ・トラックジッタ・トラックからジッタ・トラックからジッタ・トラックからジッタ・トラックからFFTFFTFFTFFT

SDRAM回路の検証

クロック解析　ジッタの周波数成分解析

50 5050 50kHzkHzkHzkHzの変調成分がの変調成分がの変調成分がの変調成分が捕らえられています捕らえられています捕らえられています捕らえられています.... ジッタの変動傾向を確実につかむには、ジッタの変動傾向を確実につかむには、ジッタの変動傾向を確実につかむには、ジッタの変動傾向を確実につかむには、

FFT

FFTの演算ポイント数をできる限り多く

の演算ポイント数をできる限り多く

取ります。取ります。取ります。取ります。そうすると、より細かい周波数成分解析ができます。そうすると、より細かい周波数成分解析ができます。そうすると、より細かい周波数成分解析ができます。そうすると、より細かい周波数成分解析ができます。

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28

28 SDRAM回路の検証

クロック解析　ジッタの周波数成分解析例

S

ジッタの周波数分析をジッタ・トラック＋ＦＦＴで解析します。

S

いくつものジッタの要因を見つけ出すことができます。

7.85 7.857.85 7.85MHzMHzMHz　MHz　　　4ps4ps4ps4ps 19.5MHz19.519.519.5MHzMHzMHz　　　　4ps4ps4ps4ps

SDRAM回路の検証

DLLの解析

S SDRAMなどのデータ処理回路では、DLLが多く使われている。 S 自動タイミング・コントロールが可能である。 S クロック・スキューを調整する S タイミング・マージンを最良の条件に近づけることができる。

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29

29 SDRAM回路の検証

DLLの解析

S DLL回路測定方法 S 測定要求条件 S ループバンド幅 S 位相を瞬時に変えた時の出力信号の応答特性 S DLL回路入力に信号発生器を接続し、１周期未満で位相シフトさせる。

SDRAM回路の検証

DLLの解析例

インパルス・レスポンスのFFT演算によりループバンド幅を測定する Trace A: Trace A: Trace A: Trace A:　　　　位相レスポンス位相レスポンス位相レスポンス位相レスポンス Trace B: Trace B: Trace B: Trace B: インパルス・レスポンスインパルス・レスポンスインパルス・レスポンスインパルス・レスポンス Trace C: Trace C: Trace C: Trace C: ループバンド幅ループバンド幅ループバンド幅ループバンド幅

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レクロイ・ジャパン株式会社　　　　　　　ﾍﾟｰｼﾞ　30

30

30 SDRAM回路の検証

クロック源となるPLL解析も可能です.

S 同期引き込み時間 S PLL回路が自走状態から同期引き込み完了するまでの時間 S 同期外れ時間 S PLL回路が同期引き込み状態から自走状態になるまでの時間 S 振動係数 S 同期引き込み時の収束状態 S スイッチング時間 S 周波数切り替え時の周波数偏移 S 引き込み周波数特性（変調帯域幅） S 瞬時の変動に対する応答特性

SDRAM回路の検証

Setup／Hold

Hold Time Setup Time

Data

Clk

Q

Setup

Hold

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31

31 SDRAM回路の検証

Setup／Hold　従来の方式１

S

クロックとデータの位相関係

S

ランダム・サンプリング、等価サンプリング方式の解析

S

全てのクロックとデータに対して解析できない

S

波形を表示するまでに幾つものビットを見逃している

6.3 6.36.3 6.3nsnsnsns カーソル測定によるカーソル測定によるカーソル測定による

カーソル測定によるHOLDHOLDHOLD時間解析HOLD時間解析時間解析時間解析

SDRAM回路の検証

Setup／Hold　従来の方式２

S

セットアップ・タイム

S

Δ

Δｃ２ｄ－

ｃ２ｄ－

S

ホールド・タイム

S

Δ

Δｃ２ｄ＋

ｃ２ｄ＋

位相差を数値直読

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32

32 SDRAM回路の検証

Setup／Hold　新方式　ヒストグラム解析

S

ジッタ＆タイミング・アナライザ／JitterPro／JTA

S

ピコ秒オーダーまで解析できます。

S

ヒストグラム表示で変動分布が解析できます。

クロッククロッククロッククロックデータ信号データ信号データ信号データ信号 SETUP SETUPSETUP SETUP解析解析解析解析 HOLD HOLDHOLD HOLD解析解析解析解析データ・パターンから周波数測定できますデータ・パターンから周波数測定できますデータ・パターンから周波数測定できますデータ・パターンから周波数測定できます....

SDRAM回路の検証

Setup／Hold　新方式　ジッタ・トラック解析

S Setup／Hold　の時間的変動傾向がわかります。 S 周期的に発生している現象を捉えます。 S 単発的な位相ズレ位置も確認できます。ジッタの時間的変動傾向ジッタの時間的変動傾向ジッタの時間的変動傾向ジッタの時間的変動傾向ジッタの変動分布ジッタの変動分布ジッタの変動分布ジッタの変動分布を同時解析できます。を同時解析できます。を同時解析できます。を同時解析できます。

(33)

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33

33 SDRAM回路の検証

SKEWの解析パラメータ　JESD65-A

SDRAM回路の検証

クロックのＳＫＥＷ解析１

S バンク・スキュー、バンク・スキュー、バンク・スキュー、バンク・スキュー、tsktsktsk(b)tsk(b)(b)(b) S バンク・スキューは単一デバイスに1 つの信号入力端子と複数の出力端子を持ったデバイスにおいて、その出力端子間における時間差の大きさを示すものです。

(34)

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34

34 SDRAM回路の検証

クロックのＳＫＥＷ解析２

S 出力スキュー、出力スキュー、tsk出力スキュー、出力スキュー、tsktsk(o)tsk(o)(o)(o)

S パート・トゥ・パート・スキューパート・トゥ・パート・スキューtskパート・トゥ・パート・スキューパート・トゥ・パート・スキューtsktsktsk(pp)(pp)(pp)(pp)

SDRAM回路の検証

クロックのＳＫＥＷ解析例

S

スキュー解析

S

クロック位相のばら

つきなどを解析

S デ・スキューの実行 S 位相合わせで測定系の誤差を取り除きます。 S ヒストグラム表示でスキューの変動傾向を解析します。デスキュー後デスキュー後デスキュー後デスキュー後デスキュー前デスキュー前デスキュー前デスキュー前

(35)

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35

35 SDRAM回路の検証

ノイズ対策の一例

S

波形歪みによるタイミングエラーが解決できない場合

S ノイズ・フィルタを挿入する方法があります。 S エッジ部のノイズを除去する効果 S 不要輻射ノイズによる信号線間干渉の低減効果村田製作所製フィルタの利用例

実際のデバッグ方法

新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析新しいジッタ・パラメータ解析

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36

36 新しいジッタ・パラメータ解析

ハーフ・ピリオド・ジッタ　Intel　DDR200

新しいジッタ・パラメータ解析

ハーフ・ピリオド・ジッタ　ＪＥＤＥＣ規格

JEDEC Standard No. 82 JEDEC Standard No. 82 JEDEC Standard No. 82 JEDEC Standard No. 82

ＤＤＲメモリのクロック・ジッタの規格クロック周期の半分のサイクルタイムをリファレンスとして、実際のクロスポイント間の時間との誤差を測定する両エッジを使ったデータ処理により、半周期毎の揺らぎが問題となります両エッジを使ったデータ処理により、半周期毎の揺らぎが問題となります両エッジを使ったデータ処理により、半周期毎の揺らぎが問題となります両エッジを使ったデータ処理により、半周期毎の揺らぎが問題となります....

最近のデジタル回路の動向 LeCroy Japan, LJDN-JTT Page 3 LI の高速動作周波数 & 高集積化 更なる CPU システムの高速化 CPU システムの高速化 バス速度の高速化へ ペンティアム プロセッサ4 400MHzのシステム バス 最大 3.2Gb/s(

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11

1

デジタル回路の評価方法

デジタル回路の評価方法

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レクロイ・ジャパン株式会社 ﾍﾟｰｼﾞ 2

22

2

最近のデジタル回路の動向

最近のデジタル回路の動向

最近のデジタル回路の動向

最近のデジタル回路の動向

LSIの高速動作周波数＆高集積化

更なるCPUシステムの高速化

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レクロイ・ジャパン株式会社 ﾍﾟｰｼﾞ 3

33

3

旧来のデジタル信号設計

相性があるシステム・メモリ

S

個々の回路が電気的仕様を要求している

個々の回路が電気的仕様を要求している

個々の回路が電気的仕様を要求している

個々の回路が電気的仕様を要求している

CPU

CPU

CPU

CPU

メモリ回路

メモリ回路

メモリ回路

メモリ回路

周辺回路１

周辺回路１

周辺回路１

周辺回路１

周辺回路２

周辺回路２

周辺回路２

周辺回路２

システムのタイミング・マージン

トータル・タイミング管理が重要

S

伝送ライン・インピーダンス

S

バイパス・コンデンサ

S

プリント基板作成基準

S

信号割付け

S

パッケージ

S

デバイス単体のばらつき

S

個別仕様からトータル仕様へ

CPU

CPU

CPU

CPU

メモリ１

メモリ１

メモリ１

メモリ１

メモリ２

メモリ２

メモリ２

メモリ２

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最近のデジタル回路の動向 LeCroy Japan, LJDN-JTT Page 3 LI の高速動作周波数 & 高集積化更なる CPU システムの高速化 CPU システムの高速化バス速度の高速化へペンティアムプロセッサ4 400MHzのシステムバス最大 3.2Gb/s(

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デジタル回路の評価方法　　

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