雑誌名 静岡大学大学院電子科学研究科研究報告

アナログHDLに基づくミックスドシグナル回路設計 手法に関する研究

著者 大浦 崇央

雑誌名 静岡大学大学院電子科学研究科研究報告

巻 27

ページ 140‑142

発行年 2006‑03‑11

出版者 静岡大学大学院電子科学研究科

URL http://hdl.handle.net/10297/1193

氏名 。

籍 )   ^大    浦    崇    央 (兵 庫県

学位 の種 類    博    ^士   (工   学

学位 記 番号    工博 甲第   265   号 学位授与の日付    平成 17年 3月 24日 学位授与の要件    学位規程第 5条 第 1項 該当 研究科。 専攻の名称    電子科学研究科   電子応用工学

学位論文題ロ    アナログ HDLに 基づ くミックス ドシグナル回路設計手法 に関する研究

論文審査委員

員 長 )川

人 祥 二   教 授 渡 邊 健 蔵 教 授 杉 浦 敏 文   ^{教 授} 浅 井 秀 樹

論 文 内 容 の 要 旨

本論文では、高効率なアナログ /デ イジタル混載 ミックス ドシグナル回路設計 を目的 とした、ア ナログハー ドウェア記述言語 (IDL)に よる設計手法 を示す。現在の ミックス ドシグナル回路では、

上流のシステム設計か ら下流の レイアウ トマスクまでの高効率な トップダウン設計の確立のため、

アナログ /デ イジタル回路の上位での協調 シミュレーションが求められている。アナログ回路の上 位 レベル検証ツールであるアナログⅢ〕 Lは 、その柔軟な記述 を施す ことでアナログ回路特有の非理 想性 を再現できる。そこで本論文では、アナログ回路の非理想性 を含むビヘイビアモデルを作成 し、

実際的な上位 レベルのシミュレーシ ョンを示す。また、設計効率の向上 としアナログ回路 自動設計 に着 日し、アナログⅢ〕 Lと 最適化手法 を組み合わせたアナログ回路の設計仕様決定法 を示す。

現在のシステム LSIに 代表 されるアナログノ デイジタル混載型 LSIの 設計 には、高効率な トップダ ウン設計が求められている。デイジタル回路では、

Ⅲ〕 Lと いつたハー ドウェア記述 言語 を使用する設計方法が確立 し、完全 な トップダウン設計が可能 となっている。一方で、アナロ グ回路 にも

AMSと いつたハー ドウェア記述言語が登場 した。 しか し、デイジタ ル回路 よリノイズ、温度等の環境 に敏感なアナログ回路設計では、機能のみを記述 して も上位 レベ ルのシミュレーションが妥当性 を欠 く。本論文内において提案するアナログ要素回路、等価抵抗 を 実現するフローティングレジスタでは、その回路構成 によって物理的なデバイス、電源電圧の影響 を軽減 している。 しか し、デバイス間の ミスマ ッチ、温度 による特性劣化 など完全 に非理想性 を消 去するのは難 しい。そ して、このことはアナログノ デイジタル混載回路のゲー トレベルか ら、   トラン

ジスタ、そ してレイアウ トまでの トップダウン設計 を困難なもの としている。そのような背景の も

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と、アナログデイジタル混載回路の上位 レベルのシミュレーションを可能 とするために、アナログ回 路の設計 において、非理想性 を含むビヘイビアモデルを作成する必要があると考えられる。

そこで本論文では、

Locked Loop(PLL)の 構成回路の非理想性 を含むビヘイビアモデルを作成 し、上位 レベルの検証 を行 つた。非理想性 には (PLLの ジッタを発生 させる主要因の電源電圧の変 動 を考慮 し、 PLLを 構成回路 に電源電圧変動の影響 を含めたビヘイビアモデリングを行 ってお り、

上位 レベルでジッタの検証が可能である。 また、 PLLの 構成回路である VCOの モデル化 には、

MOSΠ

電子移動度、 しきい値電圧 などのデイ バス特性 とトランジスタサイズから仕様、特性が決定するモデリングを行っている。そのため、従来 のモデリングで必要であったシミュレーション結果、 もしくは実測結果からの調整を必要 としない。

そ して、このことでビヘイビアレベルのシミュレーシ ョンがそのまま回路 レベルで再現で きる。更 に、アナログ HDLと トランジスタでの設計 した回路 レベルとの比較 を行い、動作記述の妥当性 を示 す とともに、アナログⅢ )Lを 用いる設計の有効性 を示す。

一方で、設計時間を大幅に短縮できるアナログ回路設計 自動化に向けたアプローチがある。本論文 では、ビヘイビアモデルと最適化手法 を用いて下位 レベルに要求する設計仕様の最適化 を行 う方法 を 示す。パイプライン型 ADCを 例題 とし、構成回路であるオペアンプの設計仕様 を抽出する。また最 適化手法 としては、一般的に用いられている近似解法のシミュレーテッドアニーリングと遺伝アリゴ リズムを使 つている。その遺伝アリゴリズムよる最適化では、パ レー ト最適解をもちいた多 目的最適 化手法により、複数の解 を見つけ出すことができる。そ して、このことは回路 レベルに対 して、具現 化で きる仕様 を選択で きることを可能 とする。本提案手法では、 ADCの ビヘイビアレベルのシミュ レーシ ョンにより、オペアンプの評価 を行い、 ADCの 性能 を満足する回路設計仕様 を最適化手法 に 探索 させている。本手法の確立により、下位 レベル自動化設計 に必要 となる設計仕様が決定でき、上 位のビヘイビアレベルか らレイアウ トレベルまでの トップダウンの設計 自動化が可能 となると考えら

れる。

本論文における上位 レベルの詳細なシミュレーションとアナログ回路 自動化設計に向けたアプロー チは、現在のアナログ /デ イジタル混載のミックス ドシグナル回路の高効率な トップダウン設計 に実 現 に対 して有効であると考 えられる。

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論 文 審 査 結 果 の 要 旨

本論文では、高効率なアナログ /デ イジタル混載 ミックス ドシグナル回路設計 を目的 とした、アナ ログハー ドウェア記述言語

IDL)に よる設計手法 を示 している。

第 1章 は序論であ り、本研究の背景お よび問題点 を示す と共に、研究 目的を述べている。 2章 に

おいて、

Aの 基礎的な記述例 を含め、動作モデルを用いた 1次 DS変 調器の設計例 を示 し、

上位 レベルの検証用のツール として

Aが 有効であることを述べている。続 く 3章 では、ア ナログ要素回路のモデリングについて述べている。アナログ要素回路のモデリング方法 として、高調 波歪解析 に基づ くモデルと動作原理に基づ くモデルを示 し、 2つ のモデリング手法の比較検討 を行い なが らモデリング方法 について考察 している。

4章 _では、 PLLの 回路の動作原理 に基づ く動作モデリングと上位 レベルシミュレーシ ョンについ て述べている。さらに回路 レベルでの出力特性 をニューラルネットワークに基づ く関数近似 を行 うこ とにより、回路 レベルの設計 に相当する実際的な出力波形 を生成 している。そ して、現在の PLLの

設計で問題 となっている電源電圧の変動 に着 日し、構築 した動作モデルによる上位 レベルのシミュ レーションにおいてジッタの評価 を行つている。更に、 トランジスタにより設計 された回路 レベルと の比較を行い、本論文での動作モデルの動作記述の妥当性 を示 し、動作 レベルのシミュレーションの 有効性 を示 している。

5章 _{においては、}

Aを 用いた動作 レベルのシミュレーションによる設計仕様の抽出を行 う 最適化設計法について述べている。パイプライン型 ADCを 対象 とし、各ステージ回路内のオペアン プの設計仕様 を最適化手法により決定 している。この最適化 を行 う方法にシミュレーテッドアニーリ ング法 と遺伝的アリゴリズムの 2つ の手法 を採用 し、それぞれの手法による設計仕様 を比較検討 し、

回路 レベルヘの有効な最適化手法を検討 している。また、抽出された設計仕様 を回路 レベルで設計す ることにより設計仕様の抽出方法の妥当性 を示 している。

6章 では、本論文の結論 を述べ、 さらに、今後の展望 について言及 している。以上の成果は、回 路設計 を中心 とする工学分野において価値があ り、博士

学

学位 を与えるにふさわ しいと認定す

る。

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