「論理回路」 2010 年度定期試験 問題

2010年7月

「論理回路」 2010 _{年度定期試験 問題}

担当

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【注意事項】

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80

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5

100

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bababababababababababababababababababababab

採点結果閲覧システムと予想得点の記入について

本試験は,採点が終り次第,各自の得点(各問毎)をWWWで閲覧できるようにします.

閲覧を希望しない人は

予想得点/暗証番号を記入しないで下さい.

見たい人は

(1) 解答用紙の「予想得点」欄に各問の予想得点を,「暗証番号」欄に8 桁の数字を書いて下さい. こ の情報は閲覧の際に必要になるので,必ず下に控えをとっておいて下さい.

問題 1 2 3 4 5 暗証番号

予想得点

• 暗証番号はWWWの認証に,予想点数はサーバー上の点数データを暗号化する鍵として用い ます. 他人の点数を見ることはできません.

• 予想点数の記入により,採点上不利/有利になることはありません.

• “5 5 5 5 5· · ·”など意味のないと判断される予想点数を書いた場合は, 記入がなかったものと

見なします(点数は閲覧できません).

(2) 閲覧ページはhttp://ist.ksc.kwansei.ac.jp/∼ishiura/lc/からリンクします.

• 閲覧は8/12(木)までです.

• 認証のユーザIDは学籍番号の下4桁,パスワードは上記の8 桁の暗証番号です.

• 認証を通って現れるフォームに予想点数を入力して下さい.

• 採点が完了するまでは採点の進捗状況を表示します.

• セキュリティの問題上,電子メールでの点数や予想点数等の照会には一切応じません.

1

1

(1) 10進数99を16進数に変換せよ.

(2) 8ビットの2 の補数表現の2進数1011 0100を 10進数に変換せよ.

(3) (x+y+a)(x+y+b)(x+y+c)(x+y+a)(x+y+b)(x+y+c)を簡単化せよ(結果に至る過程も示せ).

(4) (x⊕a)(x⊕b)⊕ab⊕abxを簡単化せよ(結果に至る過程も示せ).

(5) n変数論理関数f において,nリテラルの論理和で各変数のリテラルを1つづつ含むものを最大項といい,f を最大項の論理積で表したものをf の和積標準形という. f(x, y, z) =P

(0,2,3,5,7) の和積標準形を示せ (結果のみ示せ).

(6) g(x, y, z) =xy+zをand とnot演算だけで表せ(簡単化する必要はない).

(7) 下記の組み合わせ回路を, nandゲートとnotゲートのみからなるものに変換せよ(簡単化する必要はない.) a

b c d e f

x

y g

2

表1 状態遷移表 現状態 次状態 出力

x= 0 x= 1 y

A A B 0

B A C 0

C B D 0

D C E 1

E E E 1

表2状態割当 状態 a b c

A 0 0 1

B 0 1 1

C 1 1 1

D 1 1 0

E 1 0 0

(1) 表1 の状態遷移表と同じ動作を表現する状態遷移グラフを示せ.

(2) xに信号値系列0 1 1 0 1 1 · · · を入力したときに,y に出力される信号値系列を示せ(最初の6時刻分だけ で良い).

(3) 表2のように状態変数 a, b, cを用いて状態割当てを行い, それぞれの状態変数に対応する3 個のDフリッ プフロップD^a,D^b,D^c を用いてこの回路を設計するものとする. フリップフロップD^a,D^b,D^c のD入力 をそれぞれ d^a, d^b, d^c とするとき, d^a, d^b, d^c, y の論理関数を a, b, c, xの最小積和形で表せ. 必ずdon’t care も考慮すること. 解答を得る過程として, 符号化された状態遷移表, およびそれぞれの関数のカルノー図も併

せて示せ(解答用紙に書き込め).

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現状態 次状態/出力 入力=0 入力=1 S1 S6/0 S5/1 S2 S6/1 S3/0 S3 S7/1 S4/0 S4 S5/1 S7/1 S5 S2/0 S1/1 S6 S2/1 S3/0 S7 S3/0 S5/1

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4

下記は 4 ビット加算器の設計例である. 入力 A = (a3, a2, a1, a0), B = (b3, b2, b1, b0) および出力 S = (c4, s3, s2, s1, s0) は符号無し 2 進数を表す(それぞれ a0, b0, s0 が最下位ビットである). c0 は最下位桁への 桁上げ入力であり,Aと B とc0の算術和がS に出力される.

FA は全加算器(full adder)であり,aとb とciの1 ビット和sと上位への桁上げcoを計算する.

FAs co a b ci

FAs co a b ci

FAs co a b ci

FAs co a b ci a₃ b₃ a₂ b₂ a₁ b₁ a₀ b₀

s₃ s₂ s₁ s₀

c₄

c₃ c₂ c₁

c₀ (1) 全加算器の真理値表を示せ.

(2) 上記の回路と同じ桁上げ信号 cⁱ を,より少ない段数の組合せ回路で生成する「桁上げ生成回路」の設計につ いて考える.

· i桁目から桁上げが生成される条件を表すgⁱ をaⁱ とbⁱ の論理式で表せ.

· i桁目への桁上げ信号がi+ 1桁目に伝播する条件を表すpⁱ をaⁱ とbⁱ の論理式で表せ.

· ci+1 (0≤i≤3)を gⁱ,pⁱ, cⁱ の論理式で表せ.

· c4を g0, g1, g2, g3, p0, p1, p2, p3, c0の論理式で表せ.

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この回路は 1 ビットの入力 x と 1 ビットの出力 z を持つ. x に過去2時刻と現時刻に信号値系列 0 0 1

または 1 1 0 が入力されるとz に 1 を, そうでない場合には z に 0 を (現時刻に) 出力する. 例えば, x に

0 0 0 1 0 1 1 0 0 1 1 0 · · ·を入力した場合の出力は次のようになる.

時刻 0 1 2 3 4 5 6 7 8 9 10 11 · · · 入力 x 0 0 0 1 0 1 1 0 0 1 1 0 · · · 出力 z 0 0 0 1 0 0 0 1 0 1 0 1 · · ·

Nagisa ISHIURA

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