2005
年7
月「論理回路」 2005 年度定期試験 問題
担当: 石浦 菜岐佐
【注意事項】
•
試験時間は80
分で, 持ち込みは一切不可である.•
試験開始までこの面を上にして待つこと.•
問題は全部で5
問あり100
点満点である.•
解答用紙の所定の欄に解答せよ.
採点結果閲覧システムと予想得点の記入について
本試験は, 採点が終り次第,各自の得点
(各問毎)
をWWW
で閲覧できるようにする予定です.見たい人は ★★★ 必ず下の表に予想点数の控えをとって下さい ★★★
問題
1 2 3 4 5
暗証番号予想得点
(1)
解答用紙の「 予想得点」 欄に各問の予想得点と4
桁の暗証番号を書いておいて下さい.•
暗証番号はWWW
の認証に,予想点数はサーバー上の点数データを暗号化する鍵として用い ます. 他人の点数を見ることはできません.•
これらは閲覧の際に必要になりますので,必ず上の表に控えておいて下さい.•
予想点数は,採点基準や出題難度の点検にも利用したいと考えています.•
この情報の記入がなかった人の採点結果はアップしません.(2)
閲覧ページはhttp://ist.ksc.kwansei.ac.jp/ ∼ ishiura/lc/
からリンクします.•
認証のID
は学籍番号の下4
桁,パスワードは4
桁の暗証番号です.•
認証を通って現れるフォームに予想点数を入力して下さい.•
なお,採点が完了するまでは採点の進捗状況を表示します.閲覧を希望しない人は 予想得点を記入しないで下さい. 記入の無い人のデータはアップしません.
1
1
次の問に答えよ. 指定されたもの以外は解答のみ示せ.[35
点] (5× 7) (1) 10
進数942
を16
進数に変換せよ.(2) 10
進数− 99
の8
ビットの2
の補数表現の2
進数に変換せよ.(3) (x + y + az)(x + y + a)(x + y + b)(x + y + bz)
を簡単化せよ. 【 解答に至る経緯も示せ】(4) (a ⊕ b ⊕ c)(a ⊕ bc)
を簡単化せよ. 【 解答に至る経緯も示せ】(5) f (a, b, c, d) = a + bc + b d
の 和積 標準形を求めよ.(6) f (a, b, c) = a + b + c
を基本対象関数S 0 3 (a, b, c), S 1 3 (a, b, c), S 2 3 (a, b, c), S 3 3 (a, b, c)
の和で表せ.(7)
下記の組み合わせ回路を, NAND ゲートとNOT
ゲートのみからなるものに変換せよ. (簡単化する必要は ない.)a b c
f d
2
下記の状態遷移グラフで動作が定義される順序回路について次の問に答えよ. ただし,入力をx,
出力をz 1 , z 2
とする.
[20
点] (5 + 15)A B
S
C D
0/00
1/00
0/01
0/00 1/00
1/10
0/11
1/11 1/00
0/00
(1)
次のように, 3ビットの状態変数q 1 , q 2 , q 3
を用いて状態符号化を行ったとする. 符号化された状態遷移表を作成せよ
(解答用紙の空欄を埋めよ).
q 1 q 2 q 3
S 0 0 0
A 0 0 1
B 0 1 0
C 1 0 1
D 1 1 0
(2) 3
個のD
フリップフロップを用いてこの回路を設計する. 状態変数q 1 , q 2 , q 3
に対応するフリップフロップ のD
入力をそれぞれd 1 , d 2 , d 3
とする.d 1 , d 2 , d 3 , z 1 , z 2
をq 1 , q 2 , q 3 , x
の最小積和形で表せ. 必ずdon’t care
も考慮すること. それぞれのカルノー図も併せて示せ(解答用紙に書き込め).
2
3
次の順序機械の状態数を最小化せよ(結果のみ示せ). [13
点]現状態 次状態/出力
0 1
S 1 S 2 /1 S 8 /0 S 2 S 6 /0 S 7 /1 S 3 S 8 /1 S 7 /0 S 4 S 2 /1 S 5 /1 S 5 S 2 /1 S 8 /1 S 6 S 6 /0 S 3 /1 S 7 S 8 /1 S 5 /1 S 8 S 6 /0 S 4 /1
4 4
ビットの加減算回路に関する次の問に答えよ.[16
点] (8 + 8)この回路は, 2組の
4
ビット入力a = (a 3 , a 2 , a 1 , a 0 )
とb = (b 3 , b 2 , b 1 , b 0 ),
および制御入力(x, y)
と, 4ビット出 力s = (s 3 , s 2 , s 1 , s 0 )
を持つ. 入力a
とb
には4
ビットの2
の補数表示で表された2
数(a 0
とb 0
が最下位ビッ ト)が入力され,下の表の演算結果がs
に2
の補数表示(s 0
が最下位ビット)で出力される.制御入力 演算結果
x y s
0 0 a − b − 1
0 1 a − b
1 0 a + b
1 1 a + b + 1
(1)
全加算器(a, b, c
を入力とし, 1ビット和s
と上位への桁上りc 0
を計算する)の出力s
とc 0
をそれぞれa, b, c
の論理式で表現せよ(どんな論理式でもよい).
(2)
この加減算回路を4
つの全加算器と適当な論理ゲートを用いて設計せよ.5
次のようなMoore
型順序回路の状態遷移グラフを示せ.[16
点]この回路は
1
ビットの入力x
と2
ビットの出力(z 1 , z 0 )
を持つ.x
に0
または1
の系列を入力すると, (z1 , z 0 )
に過去3
時刻(現時刻は含まない)
に入力された1
の数を2
進数(z 0
が下位ビット) で出力する. 例えば,x
に0 0 1 0 1 1 0 1 1 1 1 0 1 1
を入力した場合の出力は次のようになる.時刻
0 1 2 3 4 5 6 7 8 9 10 11 12 13 · · ·
入力x 0 0 1 0 1 1 0 1 1 1 1 0 1 1 · · ·
出力z 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 · · · z 0 0 0 0 1 1 0 0 0 0 0 1 1 0 0 · · ·
※ 過去
