master thesis tamura

(1)

修士論文

放射線計測のための高感度信号処理回路の

VLSI

化

田村健一

東京大学大学院理学系研究科物理学専攻

ISAS/JAXA

高橋研究室

(2)

概要

宇宙硬X線の精密な撮像分光の実現を目指し、半導体読みだし用信号処理回路をアナログVLSI

化した。将来的には、２次元のピクセル型CdTe半導体検出器と組み合わせる、２次元VLSIの

製作を目指しており、その目標性能は、200 µm の位置分解能で1 cm 角をカバーし、60 keVの

ガンマ線に対し 1 keV (FWHM)を切るエネルギー分解能を持つことである。我々は、国際協力

によって目標性能を達成するVLSIの開発を行なうと同時に、独自のアーキテクチャによるアナ

ログVLSIの開発を続けている。根幹技術である、低ノイズの放射線計測回路のVLSI化を実証

するために、CdTe半導体用の 1次元 64chアナログVLSIを開発した。これは、放射線計測に必

要な電荷型前置増幅器、波形整形回路、ピークホールド回路、コンパレータで構成されるアナログ回路を5 mm×10 mmのチップサイズに64 チェンネル収めたものである。設計とその評価の

後、実際に製造してノイズ特性を測定したところ、入力無負荷でCdTe換算で3.3 keV (FWHM)

相当のノイズレベルを達成した。また、2 mm 角で厚さ0.5 mmのCdTeダイオードと接続して

得たガンマ線スペクトルでは、81 keV で5.4 keV (FWHM)、60 keV で4.6 keV (FWHM)のエ

ネルギー分解能を得た。本論文では、このVLSIの設計と評価の詳細とまとめるとともに、さら

(3)

i

図目次

2.1 60 keVの硬X線光子に対するCdTe、GaAs、シリコンの各種半導体の検出効率 . 4

2.2 ガードリング付きCdTeダイオードで取得た241_Am_{のエネルギースペクトル} _{. . .} ₅

2.3 ピクセル型半導体検出器の完成予想図とその断面図 . . . 6

2.4 NMOSの断面図. . . 7

2.5 NMOSとPMOSの回路上の記号 . . . 7

2.6 アナログVLSIの開発の流れ . . . 10

2.7 CdTe半導体検出器用の我々のアナログVLSIのアーキテクチャ . . . 12

2.8 第一試作チップの1チャンネルのアナログ回路の構成 . . . 13

3.1 設計したアナログVLSIのアーキテクチャの概要. . . 15

3.2 CSA部の構成回路図 . . . 16

3.3 バイアス回路の回路図 . . . 17

3.4 バイアス回路の入力電流とミラー電流の関係 . . . 18

3.5 CSA用高ゲイン増幅器の回路図 . . . 19

3.6 CSA用増幅器の周波数特性 . . . 19

3.7 高抵抗回路の回路図 . . . 20

3.8 高抵抗回路とそのバイアス電流の関係. . . 21

3.9 高抵抗回路の周波数特性 . . . 21

3.10 高抵抗回路の電圧ダイナミックレンジ. . . 22

3.11 2-stageの高抵抗回路 . . . 22

3.12 3-stageの高抵抗回路 . . . 23

3.13 CSA出力のシミュレーション結果 . . . 24

3.14 CSA出力のダイナミックレンジのシミュレーション結果 . . . 24

3.15 参照電流とピーキングタイムの関係のシミュレーション結果 . . . 25

3.16 波形整形回路の構成回路図 . . . 25

3.17 オペアンプ回路の回路図 . . . 26

3.18 負帰還をかけたオペアンプ回路のリニアリティ . . . 26

3.19 オペアンプ回路の周波数特性. . . 26

3.20 オペアンプ回路のスルーレート . . . 27

3.21 波形整形回路の出力のシミュレーション結果 . . . 28

3.22 ピーキングタイムとノイズレベルの関係のシミュレーション結果 . . . 28

3.23 ノイズの容量特性のシミュレーション結果と計算結果 . . . 29

3.24 ピークホールド回路の構成回路図 . . . 30

3.25 波形整形回路の出力とピークホールド回路出力のシミュレーション結果 . . . 31

3.26 ピークホールド回路出力のダイナミックレンジのシミュレーション結果 . . . 31

3.27 アナログ回路全体の出力応答. . . 32

(6)

iv

3.29 コンパレータ出力 . . . 33

3.30 ヒステリシス回路出力 . . . 34

3.31 ヒステリシス回路出力(立ち上がり) . . . 34

3.32 ヒステリシス回路出力(立ち下がり) . . . 34

3.33 CSA出力の温度依存性 . . . 35

3.34 波形整形回路出力の温度依存性 . . . 35

3.35 ピークホールド回路出力の温度依存性. . . 35

3.36 水準を振った時のCSA出力 . . . 37

3.37 水準を振った時の波形整形回路出力 . . . 37

3.38 水準を振った時のピークホールド出力. . . 37

4.1 製作したチップのレイアウト図 . . . 38

4.2 製作したチップの写真 . . . 38

4.3 チップ動作のためのセットアップ . . . 40

4.4 デジタル入出力信号のタイミングチャート . . . 40

4.5 アナログ回路におけるモニター端子の位置 . . . 41

4.6 モニター端子における出力波形 . . . 41

4.7 入力電荷に対するピークホールド出力のリニアリティ . . . 42

4.8 入力容量と入力換算ノイズの測定結果とシミュレーション結果 . . . 43

4.9 変更後のセットアップ . . . 44

4.10 変更後のタイミングチャート. . . 44

4.11 コモンモードノイズを差し引く前のテストパルスによスペクトル。ノイズレベルは、425 e−_。 . . . 45

4.12 コモンモードノイズを差し引いた後のテストパルスによスペクトル。ノイズレベルは、365 e−。 . . . 45

4.13 CdTeダイオードと接続するためのセットアップ . . . 46

4.14 バリウム(133_Ba)_{を照射して取得したスペクトル} _{. . . .} ₄₆

4.15 アメリシウム(241_Am)_{を照射して取得したスペクトル} _{. . . .} ₄₇

4.16 改良したバイアス回路 . . . 48

4.17 改良したCSA回路 . . . 49

4.18 改良したCSA用増幅器の周波数特性 . . . 49

4.19 対策前後のCSAの電源変動に対する感度 . . . 49

A.1 H01チップのイベント読み出しのアーキテクチャ . . . 52

A.2 2次元VLSIの評価基板の写真 . . . 53

A.3 2次元チップのアナログ出力 . . . 54

A.4 テストパルスによるスペクトル . . . 55

A.5 2次元VLSIとCdTeのバンプ接合を横から見た写真. . . 55

A.6 CdTeをバンプ接合した2次元VLSIを実装した子基板 . . . 55

A.7 Euによるスペクトル . . . 56

(7)

1

表目次

2.1 CdTe半導体の基礎特性 . . . 4

2.2 ピクセル型CdTe半導体検出器とそのLSIの目標仕様 . . . 5

2.3 アナログVLSIの製作期間の大まかな目安 . . . 10

2.4 ファウンダリが提供するMOSFETパラメータの例 . . . 11

2.5 各回路ブロックの構成 . . . 13

3.1 CdTe半導体素子用に開発したアナログVLSIの仕様. . . 15

3.2 製造工程上で変動するMOSパラメータの例 . . . 36

A.1 2次元アナログVLSIの基本パラメータ . . . 51

A.2 ローム社0.35µm CMOSプロセスのパラメータ . . . 52

(8)

1

第

1 章はじめに

宇宙から来る硬X線・ガンマ線は、宇宙での高エネルギー現象を探る窓である。宇宙最大の天体

である銀河団における相対論的な粒子の加速や、超新星における重元素生成など、この波長帯域には、宇宙のなり立ちを理解する上で重要な情報が隠されている。しかしながら、集光鏡の活用

によって高い感度を達成した、電波、可視光、X線などの帯域と比較して、10 keV から数 MeV

の硬X線・軟ガンマ線の到達感度は4 桁も劣るのが現状である。

この感度の不足を解決すべく、現在、世界的に、新しい検出器の開発が進められている。10∼

100 keV では、硬X線ミラーとその焦点面検出器の組合せが、100 keV 以上では、光子のコンプ

トン散乱を高精度で追跡する第２世代のコンプトンカメラが有力である[1]。我々の研究室では、

この２つの観測装置の主検出部として、硬X線領域で検出効率がSiよりも２桁も高い、テルル化

カドミウム（CdTe）半導体にもとづく、硬X線・ガンマ線の撮像分光検出器（CdTeイメージャ）

を開発している。これをNaI や CsI、GSOといった、結晶シンチレータに代わる検出器として

実用化し、桁違いの位置分解能とエネルギー分解能を実現することを目指している。これまでに

我々は、CdTe検出器の開発を行ない、59.5 keV のガンマ線に対して、エネルギー分解能0.9 keV

(FWHM)という優れた分光能力を実証した[2][3]。

CdTeイメージャの実現には、優れたピクセル型の CdTe半導体素子だけでなく、それを読み

出す回路技術が欠かせない。特に硬X線ミラーの焦点面検出器として動作する、硬X線イメー

ジャへの要求は、回路技術的に極めて高度である。例えば日本の次世代X線天文衛星 NeXT の

提案書によれば、位置分解能200 µm程度、エネルギー分解能1 keV (FWHM＠59.5 keV) 程度

が必要とされる。

我々が最終的な目標としている、数cm 四方を数百µm角の分解能で撮像することは、数千∼

万チャンネルを処理するということに対応する。特に、硬X線・ガンマ線の帯域では、粒子由来

の検出器バックグラウンド除去のために反同時計数を取る必要があり、数マイクロ秒の時間分解能もあわせて要求される。このような信号処理回路は、今まで利用されてきたような、基板上に回路素子を並べていく技術では、実現不可能である。すなわち、半導体検出器用の低雑音の信号

処理回路を、数千チャンネル分高密度に実装した、アナログVLSIが必要とされているのである。

そこで我々は、放射線計測用の低ノイズアナログVLSIを、国内外の機関と協力して開発し

ている。既に CdTe 半導体と接続して、エネルギー分解能が 1 keV (FWHM)を切る 1次元

VLSI(VA32TA)[4]や、エネルギー分解能はないものの、200 µmピッチでガンマ線をパルス処理

する2次元VLSIの開発を進めてきた[5]。しかしながら、200 µmピッチで、1 keV を切るエネ

ルギー分解能という要求を満たすものは、まだ存在せず、様々なアーキテクチャに基づいた開発

が世界的に行なわれている[6][7]。

本論文では、我々が独自の技術で開発を進めている、サブミクロンCMOSプロセスに基づく、

半導体検出器用の低雑音アナログVLSIについて報告する。我々は、低雑音のアナログ回路の実

証を目的としたアナログVLSIを設計、製作し、CdTe半導体検出器を接続した実測で、59.5 keV

で4.7 keV (FWHM)というエネルギー分解能を達成した。この VLSIは、入力容量0 pFの状態では、317 e− _{というノイズレベルを達成しており、低ノイズの半導体検出器処理回路の}

VLSIに

(9)

2 第1章はじめに

の紹介、そして低雑音のアナログ回路の基礎理論をまとめた。第３章と第４章では、低雑音アナ

ログ回路の実証のために製作したアナログVLSIの設計と、実測結果をまとめた。第5章に、開

(10)

3

第

2 章次世代の放射線計測とアナログ

VLSI

2.1 _{放射線検出器と多チャンネル化}

次世代の放射線計測のキーワードは、多チャンネル化である。これまでの検出器よりも桁違いに高い位置分解能を持つことで、データを質的に変えることを狙っているからである。我々の推

進する半導体ピクセル検出器の他にも、マルチアノード型PMTや、ガスストリップ検出器といっ

た高い位置分解能を求める機器の開発と応用が進んでいる。これらの次世代検出器は、今までの

100∼1000 倍を超えるチャンネルを、今までよりコンパクトなシステムで処理することを求めて

いるからである。

このような数千、数万チャンネルの信号処理は、従来のように基板上にIC素子を組み合わせて

作られたアナログ処理回路では不可能である。ひとつにはサイズが大きすぎ、2つめには全消費

電力が著しく大きくなってしまうためである。このような問題を解決するのが、アナログVLSI、

特に近年発達してきたCMOSプロセスに基づく素子である。

半導体検出器を用いた分光を行なえる、低ノイズのアナログVLSIは、世界でもまだ発展途上

段階にあり、いわゆる王道というものが存在しない。我々のアナログVLSI開発の目的は、まず

独自のアーキテクチャと機能を実現することで、世界の他のVLSIとは異なるアプローチを試み

ることである。更に独自にアナログVLSIを開発する利点として、自分達の仕様に適合したチッ

プを比較的容易に製作しやすいことが挙げられる。

アナログVLSIの難しさは、大きく分けて2つある。ひとつには、低ノイズな回路を、低消費電

力で実現するための設計の難しさである。例えば、MOSFETの微小なパラメータの変化が、大き

な増幅率を必要とする半導体検出器用のアナログ回路のバランスを崩す可能性があり、これに注

意した回路設計が必要である。もうひとつは、アナログVLSIの運用の難しさである。各チャンネ

ル当たり 100 µW ∼1 mWという非常に微弱な電力で動作させることからも推測できる。VLSI

内のアナログ回路に流れる電流は極めて小さく、基板上の従来型の回路と比べて、外来ノイズに弱い場合がある。従って、チップの運用において、グラウンドのとり方などの工夫をしてノイズ

を最小限にすることと、チップそのものを外来ノイズに強くするという2つの点が重要である。

2.2 CdTe

半導体検出器

CdTe半導体は、硬X線領域で高い検出効率とエネルギー分解能をあわせ持つ半導体素子であ

る。表2.1にCdTeとその他の代表的な半導体素子の基礎特性を示す。CdTe半導体は、原子番号

が大きく密度が高いため、60 keV おいて0.5 mm厚で80 %の検出効率を維持する(図2.1)。ま

た、バンドギャップが大きいために、リーク電流が小さく、室温での動作が可能となっているの

が特徴である。一方で、キャリアの移動度µとキャリアの寿命τの積が小さいために、キャリア

が電極に到達する前に消滅してしまうことで、スペクトルが低エネルギー側にのびるテール成分が生じてしまうという短所も存在する。

(11)

4 第2章次世代の放射線計測とアナログVLSI

るショットキー型CdTeダイオードを開発した。これは、アノード電極をインジウム(In)で生成

し、仕事関数の差を用いてショットキー障壁を作ることで、室温でも高いバイアスを印加可能と

した素子である。これをオーミック型のCdTe検出器と区別して、CdTeダイオードと呼ぶことに

する。ガードリング付きのCdTeダイオードで取得した241_Am_{のスペクトルを図}_2.2_{に示す。実}

験室で動作させ、バイアス400 Vを印加した状態で59.5 keV のラインガンマ線に対して、1 keV

を切るエネルギー分解能を達成している。

表 _{2.1: CdTe}半導体の基礎特性_{: CdTe}の密度は_ACRORADにおける実測、_CdZnTeの密度は_ACRORAD社のカタログから_[9]。

原子番号密度比抵抗バンドギャップ ǫ (µτ)e (µτ)h

Z [ g/cm3 _] _{[ Ωcm ]} _{[ eV ]} _{[ eV ]} _{[ cm}2_{/V ]} _{[ cm}2_{/V ]}

CdTe 48/52 5.85 1 ×109 _1.4 _4.43 _∼₂_×₁₀−3

∼1×10−4

CdZnTe 48/30/52 5.81 3 ×1010 _1.6 _4.6 _∼₁_×₁₀−3

∼3×10−5

Si 14 2.33 1 ×103 _1.12 _3.61 _0.42 _0.72

Ge 32 5.33 1 ×102 0.72 2.98 0.22 0.84

ǫ : 1対の電子・正孔対を作るのに必要なエネルギー

µτ : 電子または正孔の移動度と寿命の積。添字eは電子、hは正孔

図 2.1: 60 keVの硬X線光子に対するCdTe、GaAs、シリコンの各種半導体の検出効率。

2.3 CdTe

半導体イメージャ

我々が目指す硬X線イメージャは、ピクセル型CdTe半導体と、それに接合された2次元のア

ナログVLSIで構成される(図2.3)。この検出器は10 keV∼100 keVの硬X線に感度を持ち、エ

(12)

2.3. CdTe半導体イメージャ 5

図2.2: ガードリング付きCdTeダイオードで取得た241

Amのエネルギースペクトル[3]。

セルサイズは200 µm以下で、面積は3 cm角を占める。宇宙硬X線観測を考えた場合、バック

グランド除去のために検出器をアクティブシールドで囲んで、反同時計数をとる必要がある。こ

のため、信号の読み出しには高速性が要求され、特に時間分解能として数十 µs 以内が求められ

る。放熱などを考えると全体の消費電力を 10 W 以下におさえる必要がある。目標仕様を表2.2

にまとめる。

前節で示したように我々は、CdTe半導体そのものが優れたエネルギー分解能を示すことを実

証できたことにより、目標とする性能を得るためには、優れたアナログVLSIが鍵を握る。VLSI

への要求を整理すると、ダイナミックレンジが2.2 ke−

∼22 ke−_{、ノイズレベルが入力換算ノイ} ズ(§2.5.1)で100 e−_{、ピクセルサイズが}

200 µm角以下となる。

表 2.2: ピクセル型CdTe半導体検出器とそのLSIの目標仕様

ダイナミックレンジ 10 keV∼100 keV 2.2∼22 ke−

ノイズレベル <1keV (FWHM) <100 e−

(RMS)

ピクセルサイズ <200 µm 同左

消費電力 <(全体で) 10 W <100 µW/ch

面積 1 cm 角以上同左

(13)

図2.3: ピクセル型半導体検出器の完成予想図(左)とその断面図(右)。

2.4 サブミクロン

CMOS

技術

2.4.1 サブミクロン

CMOS

の概要と長所

サブミクロンCMOSプロセスとは、1µm以下のゲート長を持つCMOSトランジスタの製造プ

ロセスのことである。CMOSとは「Complimentary Metal-Oxide Semiconductor」の略であり、

NMOSとPMOSという2種類のMOSFETを相補的(Complimentary)に組み合わせることでバ

ランスのとれた回路設計を可能とする。CMOSの利点は、ゲートの形状によってトランジスタの

特性を大きく制御することが可能なこと、およびゲートが絶縁されているために入力インピーダンスの高い回路設計ができることである。さらに、集積度を高くしやすく、消費電力の少ない設計を持つなどの点である。一方で、電源耐圧が低い、増幅器のオープンループゲインが小さくなるなど、特にアナログ回路の設計において注意すべき点もある。

CMOSトランジスタの基本パラメータと動作の概要を述べる[10]。NMOSの構造的な断面図を

図2.4に示す。CMOSは「ゲート(G)」、「ソース(S)」、「ドレイン(D)」、「バルク(B)」を端子

として持つ4端子素子である。NMOSはp基板の上に、n型不純物でソースとドレイン領域を作

り、基板上に薄い酸化膜を堆積して、その上にポリシリコンでできたゲートを形成するという構

造を持つ(図2.4)。PMOSはp基板上にnウェルを形成して、p型不純物でソースとドレイン領

域を形成する。デバイス構造は、ソースとドレインに関して区別がなく対称である。本論文では、

回路図面上でNMOSとPMOSを図2.5(a)(b)のような記号を用いて示すことにする。

CMOSはゲートの印加電圧によってドレイン-ソース間の電流(ドレイン電流)を調整する素子

である。NMOSのゲート-ソース間に正電圧を印加すると、ホールが追いやられて空乏層が形成

される。さらにゲート電圧(VGS)を高くしてスレッショルド電圧(Vth)を越えると、電子がキャリ

アとなって電流が流れ始める。この時のドレイン電流(ID)は、

ID=  



µCoxW_L[(VGS−Vth)VDS−1₂VDS2] (VDS< VGS−Vth) µCoxW_L(VGS−Vth)2 (VDS ≥VGS−Vth)

(2.1)

である。ここで、Coxは酸化膜の単位面積あたりのゲート容量であり、VDSはソース-ドレイン間

の電圧値である。また、L、W はそれぞれ「ゲート長」、「ゲート幅」と呼び、図2.4に示すように

ゲートのサイズを示すパラメータである。上記の式から分かるようにこのLとWが各FETの特

性を決める。なお、製造プロセスによって製造を保証する最小のゲート長が決められており、そ

の最小値が0.35 µmである場合は、そのプロセスの名前を「0.35-µm CMOSプロセス」と呼ぶ。

(14)

2.5. 放射線計測におけるアナログノイズ 7

これをトランスコンダクタンスという。トランスコンダクタンスgmの定義は、

gm = dID dVGS

(2.2)

であり、式(2.1)から移動度µとCox、L、Wに依存する値である。同じゲート長とゲート幅を持

つFETでは、PMOSに比べてキャリアの移動度が約3倍大きいNMOSの方が、トランスコン

ダクタンスが約3倍大きくなる[11]。なお実際の回路設計では、ゲート端で生じる効果のために

W/Lに対して比例したトラスコンダクタンスが必ずしも得られるとは限らないため[10]、同じパ

ラメータのMOSFETを並列に並べて(図2.5(c)) トランスコンダクタンスを調整する手法が有効

である。

n+ n+

p+

p−base

D

G

S

B

L

W

図 2.4: NMOSの断面図。CMOSはゲート(G)、ソース(S)、ドレイン(D)、バルク(B)を端子として持つ4端子素子である。Lはゲート長、Wはゲート幅を示す。

D S

G B

S D

G B

(a) NMOS (b) PMOS (c)

図 _{2.5: NMOS(a)}と_PMOS(b)の回路上の記号と_M値の定義_(c)。本論文では、_NMOSと

PMOSをそれぞれ(a)(b)のように表すことにする。バルク端子の矢印の方向は、バルク端子からソース端子またはドレイン端子に向かうPN接合の向きに一致するようになっている。また、(c)のように並列に並べたFETを個数をM値と呼ぶことにする。

2.5 放射線計測におけるアナログノイズ

2.5.1 ノイズの種類

パルス信号を処理するアナログ回路を構成する際に、考慮すべきノイズの種類をまとめておく。

ここでは、CMOSプロセスを用いた場合の注意点も詳しく述べる。回路ノイズには大きく分けて、

(15)

「電子ノイズ」がある。電子ノイズはチップ固有の性能であり、そのチップの限界値を意味する。そのため以下では、電子ノイズに関してのみ議論する。

電子ノイズを分類すると、「ショットノイズ」、「熱ノイズ」、「フリッカノイズ」が考えられる。ショットノイズとは、検出器のリーク電流によって発生するノイズである。ショットノイズの大き

さisは、素電荷をq、リーク電流をILとしたとき、

i2_s= 2qIL [A2/Hz] (2.3)

で与えられ、理想電子素子に並列に流れる電流源と考えることができる。ノイズはもともと単位

周波数当たりの電力で表すことができるので、ノイズ源に並列な電流源では[A2_/_Hz]_{、ノイズ源}

に直列な電圧源では[V2_/_Hz] _{という単位を用いるのが一般的である。それぞれ負荷抵抗をかける}

ことで、単位周波数当たりの電力に直すことができる。

熱ノイズとは、電子が抵抗の中で散乱されることで生じるものである。熱ノイズの大きさは、

ボルツマン定数をk、温度をT、抵抗値をRとしたとき、

i2_t = 4kT

R [A

2_/_Hz] _(2.4)

であり、やはり電子素子に並列な電流源で表すことができる。

MOSトランジスタもソース-ドレイン間の抵抗により熱雑音を生じる。ソース-ドレイン間に並

列な電流源として表されるが、ゲート-ソース間でゲートに直列な電圧源に変換されて、

v_tm2 = 4kT γ

gm

[V2/Hz] (2.5)

で与えられる。ただし、γはプロセスによって異なる値で、ゲート長が数µmと長い場合には、

γ = 2/3 程度であるが[12]、ゲート長が短くなるにつれて大きくなる。サブミクロンプロセスに

なると 2.5にもなると言われているが、理論的な導出はできていない[10]。

フリッカノイズは1/fノイズとも言われ、MOSFETにおいては、酸化膜と半導体の界面でキャ

リアがトラップされることで生じる。フリッカノイズの大きさは、フリッカノイズ係数をkf、フ

リッカノイズ指数をaf、ゲート容量をCG、周波数をfとしたとき、

v_f2= kfI

af

D CGf

[V2/Hz] (2.6)

であり、ゲートに直列な電圧源で表すことができる。ゲート容量CGは、ゲートの面積を大きく

するほど大きくなるため、フリッカノイズはゲートのサイズが小さくなるほど、すなわちプロセ

スが縮小化するほど大きくなる。なお、式(2.6)は製造プロセスによってモデルが異なるので、注

意が必要である。

2.5.2 アナログ回路におけるノイズの表現

設計したアナログ回路において、上記に述べたようなノイズがどのような寄与を示すかをまとめる。CSAとCR-RC3で構成される回路の伝達関数は、

H(ω) = 3/TP (iω+ 3/TP)2

(16)

2.6. アナログVLSIの開発の流れ 9

と表すことができる。ここでTPは、ピーキングタイムである。この回路の出力端でのノイズは、

全てのノイズを検出器に並列な電流源iallとするとき、

v= 1 2

Z ∞

−∞

i2_allH2(ω)df [V] (2.8)

と計算される。

実際の回路において主なノイズ源として考えられるのは、検出器のリーク電流によるショット

ノイズ、検出器自体の抵抗(RD)とCSAの帰還抵抗(Rfb)による熱ノイズ、CSAの初段FETに

よる熱ノイズとフリッカノイズである。初段FETによるノイズを入力容量CINによって検出器

に並列な電流源に直すと、

i2_tm = 4kT γC

2 INω2 gm

(2.9)

i2_f = 2πKfCIN2ω (2.10)

である。よって波形整形回路出力でのノイズは、

1 2

Z ∞

−∞

i2_allH2(ω)df = 3e

2

8

2qIL+

4kT RD

+4kT

Rfb

TP +

3e2

8

4kT γC_IN2 gm

1

TP

+3e

2

2 KfC

2

IN (2.11)

と表すことができる。ここで、eは自然対数の底である。上記の式は、ピーキングタイムに比例

する項、反比例する項、依存しない項に分けられる。もともと1/fノイズ以外は周波数に依存し

ないが、波形整形回路でフィルターされることで、周波数に依存した関数に変換されている。

このノイズレベルは、回路のゲインによって変化するため、ノイズレベルの評価は、式(2.11)

を回路のゲインで割って、入力換算ノイズで表現する。本論文では、これを検出器からの電荷量

に換算した、入力換算の等価雑音電子数(ENC)で表す。この単位は素電荷[e−

]で示される。

2.6 アナログ

VLSI

の開発の流れ

アナログVLSIの開発の流れを図??にまとめた。アナログ_VLSIの開発には通常₆ヶ月ほどかか

る(表2.3)。また、アナログVLSIは回路のミスがあった時に、従来型の基板上の回路のように修

正を加えることは難しい。そこで徹底した回路シミュレーションが鍵を握る。まずは、製作するチップの基本仕様を決定した後、その仕様に沿ってチップの回路を設計し、シミュレーションによって動作を確認する。ここで、例えば仕様のダイナミックレンジがとれていないなどの問題が

あり、予想通りに動作していない場合は再設計を行なう。この作業は最低でも3ヶ月かかる。次

に、この回路設計書に基づいて、LSIを製造する際に必要なマスクパターン(レイアウト)を設計

する。レイアウトとは、指定された層ごとにメタルやポリシリコンなどを表す図形を、回路図に対応して配置、配線されたパターンのことを言う。なお、本研究ではレイアウト設計を外部業者に委託し、我々が随時チェックをかけフィードバックをかけながら、設計を進める形式をとっている。このレイアウト設計書をファウダリに提出すると、設計書通りのマスクが作られ、そのマ

スクに基づいてウェハが製造される。完成したウェハを1チップごとに切断(ダイシング)して、

アナログVLSIが完成する。

2.7 回路のシミュレーションによる評価

設計した回路はシミュレーションによって、動作を確認する必要がある。本論文では、Tanner

(17)

図2.6: アナログVLSIの開発の流れ

表2.3: アナログVLSIの製作期間の大まかな目安。

設計·シミュレーション·デバック 3ヶ月

レイアウト設計 1.5ヶ月

ファウンダリによる製造 2ヶ月

ウェーハのダイシング 0.5ヶ月

(18)

2.8. アナログVLSI開発の戦略 11

ランジスタの各特性が、ファウンダリの持つプロセスパラメータ(表2.4)応じて、温度、素子端

子に印加される電圧などに対する関数として用意されている。シミュレーションを行なうには、設計した回路に対して必要な電圧と電流を与え、温度などの条件設定をする。可能なシミュレー

ションは、回路内の各ノード電圧の過渡時間に対するモニター、あるノードのDC電流·電圧を

変化させた時の各ノード電圧のモニター、あるノード入力電流·電圧の周波数を変化させたとき

の各周波数に対する各ノード電圧のモニターなどである。更に、ノイズ特性の評価を行なうモー

ドもサポートされている。このモードでは、MOSFETや抵抗などの各素子に、2.5.1節で述べた

ノイズが設定され、各素子からのノイズが回路を通って出力されるパワーを周波数ごとに積算し、全ノイズパワーを得ることができる。

表 2.4: ファウンダリが提供するMOSFETパラメータの例

記号パラメータ名称

tox 酸化膜の厚み

µn キャリア電子の移動度

µp キャリアホールの移動度

2.8 アナログ

VLSI

開発の戦略

第1章でも述べたように、我々はCdTeの技術を活かして、世界のLSI開発グループと共同で

CdTeイメージャの試作をすると同時に、我々独自のVLSIを開発している。これまでの共同研究

では、まずIDEAS社の1次元アナログVLSIであるVA32TAチップ[4][13]を用いて、16 mm四

方の視野を持ち、8×8チャンネルでピクセル化されたCdTeイメージャを実用化した。59.5 keV

のガンマ線に対し、最高で1.7 keV (FWHM)のエネルギー分解能と優れた一様性を実証した[14]。

ボン大学のMPEC2チップは、1.3 cm角という大面積をカバーするカウンティング型のアナロ

グVLSI[5]であるが、200 µmピッチという小さなピクセルサイズを持つ。我々の技術を用いて

CdTeピクセルを接合したところ、1024チャンネル中1020チャンネルからの信号を取り出すこと

に成功し、CdTeピクセルによる詳細なガンマ線イメージの取得に成功した[5]。また、カリフォ

ルニア工科大学のチップは、498µm角で1.3×2.5 cmm2_{をカバーする撮像分光の両方ができる}

2次元VLSIであるが、59.5 keV のガンマ線に対し、0.86 keVという高いエネルギー分解能を示

した[6][15]。

我々は、これらのチップの経験を活かして、目標性能(表2.2)を達成するアナログVLSIを目

指し、我々独自のアーキテクチャでアナログVLSIの開発と評価を行なってきた。我々のアーキ

テクチャの特徴は、図2.7 に示すように半導体検出器のパルス信号処理回路でよく用いられるア

ナログ回路をほとんどそのまま組み込む点である。更に我々は、開発を円滑に進める戦略として、

CSAや波形整形回路などを、さらに下位の回路要素の組み合せで構成している(表2.5)。これは

新しいチップを試作する度に、検証済みの回路要素をライブラリーに蓄積することで、次のチップを開発する際に確実性が高い回路を短時間で設計することができるようにするためである。我々

のVLSI戦略の中では、本論文で述べている半導体検出器の読み出しに限らず、様々なVLSIを

(19)

CSA Shaping amp.

Peak hold circuit

Comparator

Trigger output Analog output

OR analog circuit / 1ch

図 2.7: CdTe半導体検出器用の我々のアナログVLSIのアーキテクチャ。電荷型前置増幅器、

波形整形回路、ピークホールド/サンプルホールド回路、コンパレータで構成される。ADC

はチップ外部に設置し、全チャンネル共通のトリガーが出力される。

2.9 これまでに開発した試作

VLSI

我々はまず、2003年にアナログVLSIの最初の試作を行なった[17][18]。図2.8にその回路構成

をまとめた。東京大学のVDEC (VLSI設計教育研究センター)[16]を通じて、Rohm社の0.35-µm

CMOSプロセスで製作した[19]。これは、16 チャンネルのアナログ回路が並列に配置された1次

元VLSIである。16チャンネル分の電荷型前置増幅器(CSA)、波形整形回路、ピークホールド回

路、コンパレータ回路を4.9 mm角という微小なサイズに収めており、回路のそのものの動作を

確認することを第一の目的とした。テストパルスをCSAに入力して、動作試験を行なったとこ

ろ、チップ内蔵のコンパレータによるセルフトリガー信号により、ピークホールド出力から信号を読み出し、スペクトルを取得することに成功した。

一方で、アナログ回路の問題点も見つかった。1つ目は、ノイズレベルが入力換算で 1300 e−

と目標の100 e−_{に比べて十倍以上悪かったことである。その主たる原因は、}

CR-RC微分積分回

路の帰還容量と帰還抵抗によるノイズであった。これはkT/Cノイズ[20]と言われ、容量を小さ

くするほど大きくなってしまうものである。VLSI化に伴い、低い電源電圧のために回路のダイ

ミックレンジが制限されてCSAのゲインを十分にとれないことと、1 µFのように大きな容量を

チップ内部に作ることが難しいことにより、ノイズの影響を大きく受けることがその原因である。

2つ目の問題点は、ピークホールド出力において、同一チップ内のチャンネル間で、オフセット

にダイナミックレンジと同程度という大きなばらつきがあったことである。本論文では、これら

の問題の解決を図り、新たに設計した64チャンネル1次元アナログVLSIの設計と評価に関して

(20)

2.9. これまでに開発した試作VLSI 13

表2.5: 各回路ブロックの構成。

主な回路ブロック各ブロックの主要構成要素

CSA CSA用増幅器、高抵抗回路、コンデンサー

shaping amp. オペアンプ、高抵抗回路、コンデンサー

ピークホールド回路オペアンプ、コンデンサー、ダイオード、スイッチ

コンパレータオペアンプ、インバータ

バイアス回路バイアス回路

レジスタ D型フリップフロップ

Peak hold circuit

Charge Input

R2 R3

R4 R1

C3 C1

C2

Vth Trigger _out

Analog out

(21)

14

第

3 章

CdTe

半導体素子用

64ch

アナログ

VLSI

の設計

3.1 _{チップの概要}

CdTe換算で 1 keV (FWHM) を切る低雑音アナログ信号処理回路のVLSI化を開発するため

に、等価電子雑音にして 100 e− _{以下を目標とするチップを設計した。本章では、その設計とシ}

ミュレーションによる評価をまとめる。製作したチップの動作試験は、次章にまとめた。

チップの設計仕様を表3.1に示す。本チップは、CSA、波形整形回路、ピークホールド回路、そ

してコンパレータ回路からなる半導体検出器用の信号処理回路を、64チャンネル分、120µmピッ

チで1列に並べたもので、チップサイズは 10 mm×5 mm である。アナログ特性の評価を第一

目的とし、ストリップ検出器等の1次元センサーを用いて試験を行なう。今後、アナログ特性が

充分に評価され、最適値が確立した段階で2次元の読み出しロジックに対応したピクセル検出器

のためのVLSIの開発に移行する。第一段階として消費電力に若干のゆとりをもたせ 1 mW/ch

で所定の性能を得ることを目標とした。以後、このチップを 64 ch １次元VLSIと呼ぶ。

本チップは、Taiwan Semiconductor Manufacturing Company (TSMC)[22]の0.35-µm CMOS

プロセスを用い、エンジニアリングランの機会を使って製作した。チップは3.3 Vのバイアス電

圧で動作し、ポリシリコン2層とメタル3層を使用できる。

3.2 全体の回路構成

64 ch 1次元VLSIのアーキテクチャを、図3.1にまとめた。検出器で発生した電荷信号は、左

端のパッドから入力され、電荷有感型増幅器（Charge Sensitive Amplifier : CSA）で電圧信号に

変換される(§3.3)。その後、ノイズを減らすために、波形整形回路で増幅とフィルタリングがな

され、ピークホールド回路とコンパレータ回路に入力される。様々な半導体検出器の低雑音読み

出しを実現するため、波形整形の時定数は、1µs ∼4 µs の可変とした(§3.4)。

このチップでは、ノイズ特性の評価を詳細に行なうことと、汎用性の高いダイナミックレンジ

を両立させるために、CSAのゲインを 3.2 mV/ke− と

1.6 mV/ke− から選択できるようにした。

この時、最大入力電荷は22 ke− もしくは

44 ke−となり、

CdTe換算で100 keV または200 keV

までを処理できる。また、3段のRC積分と1段のCR微分で構成される波形整形回路の中に、微

分で生じるアンダーシュートを抑制するための、ポールゼロ補償回路を組み込んでいることもこのチップの特徴である。これを実現したのが、特別に設計した高精度の可変高抵抗回路の採用である(§3.3.4)。

信号取り込みのタイミングのトリガーとなるコンパレータの信号は、選択されたチャンネルの

論理和(OR)を取ってチップから出力する。スレッショルド電圧は、全チャンネル共通で、チップ

外部から供給する(§3.6)。この他にも、このチップには、各チャンネルを独立に制御するための

(22)

3.3. CSA 15

から、1チャンネルのアナログ処理回路に注目し、CSAから順に、それぞれの回路ブロックの詳

細を紹介する。

表3.1: CdTe半導体素子用に開発したアナログVLSIの仕様。

チップ名称 64 ch 1次元 VLSI

入力電荷の極性正

チャンネル数 64 ch

チップサイズ 10 mm×5 mm

ピッチ 120 µm

CSAのゲイン 3.2 mV/ke−

or 1.6 mV/ke−

最大入力電荷 22 ke−

or 44 ke−

(CdTe換算) 100 keV or 200 keV

電源 +2.0 V /−1.3 V

消費電力 108 mW (1.5 mW/ch)

デジタル入力信号規格 100 Ω受け、3.5 mA (LVDS規格)

デジタル出力信号規格 1 kΩ受け、0.35 mA

CSA _Shaping amp. circuit Peak hold Comp. enable/disable Trigger Registor Bias circuit Pad Pad

Sample hold gate &

Peak hold gate

Offset adjustment Test pulse

Test pulse enable/disable

図 3.1: 設計したアナログVLSIのアーキテクチャの概要。バイアス回路は全チャンネル共通で、その他は1チャンネル分の構成を示した。アナログ回路構成は、左から、検出器を接続するパッド、CSA、波形整形回路、ピークホールド回路とその出力パッド、そしてコンパレータで構成される。各チャンネルを制御するシリアルレジスタも示した。

3.3 CSA

3.3.1 CSA

の構成

本VLSIでは、図3.2に示す構成のCSAを設計した。CSAは、検出器からの電荷信号を帰還容

量によって積分することで電圧信号に変換する役割を持つ。CSAの出力波高は、理想的には

− AQ

(1 +A)Cf

(23)

16 第3章 CdTe半導体素子用64chアナログVLSIの設計

1 IOUT

2

C

図 3.2: CSA部の構成回路図。角形の記号はCSA用の増幅器を示し、増幅器の性能を示す

オープンループゲインは 7200である。四角形の記号は後述の高抵抗回路であり、この回路構成で用いる限り通常の抵抗素子と同様に機能して約500 MΩの抵抗値を持つ。並列に配置されるコンデンサーは帰還容量であり、 0.05 pFと 0.1 pF をスイッチで切替えることができ、表3.1で示したようにCSAのゲインを2段階で選択できる設計にしてある。グラウンドと出力端の間に直列に挿入されるコンデンサーは、100 kHz以上の高周波領域のゲインを下げて安定性を確保するためのものである。

と表される。ここで、Aは増幅器のオープンループゲイン、Qは検出器からの電荷総量である。

しかし実際には、検出器容量や増幅器の初段FETのゲート容量、そして配線容量の和である入

力容量CIN が存在する。この入力容量によって、実際の波高値は

− AQ

CIN+ (1 +A)Cf

(3.2)

と小さくなって、S/N比を劣化させる。電荷積分という観点では、CIN= 2 pF、Cf = 0.1 pFの

時、99 パーセント以上の電荷を回収するためには、オープンループゲインは2000 以上であるよ

うに設計すればよい。帰還容量は0.1 pFを2つ直列にし、そのうち1つをスイッチでショートで

きる設計とした。これによりCSAのゲインを2段階で調整することができる。

増幅器の初段FETのトランスコンダクタンスを大きくとることで増幅器のオープンループゲ

インは 7200 とし、高抵抗回路の抵抗値は500 MΩとした。グラウンドと出力端の間に直列に挿

入されているコンデンサーは、100 kHz以上の高周波領域のゲインを下げて安定性を確保するた

めのもので、0.2 pF の容量を持つ。また、増幅器と高抵抗回路のバイアス電流は、後述のバイ

アス回路が生成する基準電圧を与えることで調整される。例えばCdTeからの電荷信号を読み出

す場合、ダイナミックレンジのほぼ中間に位置する55 keV の硬X線によって生じるキャリアは

12.5 ke− _{であり、この時の}

CSA出力は、40 mVないし20 mVになる。後で述べるようにCSA

出力としての上限は600 mVを確保した。

3.3.2 バイアス回路

バイアス回路は、CSAなどの各回路にバイアス電圧を与えてそれらの回路のバイアス電流を調

整するための回路である。この回路には電流ミラー回路[10]を用いた。サブミクロンCMOSプ

ロセスでは、製造工程でゲート長(L)やゲート幅(W)などで規定されるFETサイズが 20 %も

ばらつく場合があり、式(2.1)からも分かる通りドレイン電流を用いる定電流源では、そのままで

はその影響を大きく受けてしまう。電流ミラー回路では、「参照電流」I1が流れているFETのド

(24)

3.3. CSA 17 VL VSS VDD IIN VH VM

M2

M1

M5

M4

M3

図 _3.3: バイアス回路の回路図。_VDD、_VSSはそれぞれ₊₂.0 V、₋₁.3 Vのアナログ電源を表している。IINはチップ外部の定電流源に接続し、VH,VM,VLは各回路ブロックに接続す

る。VH,VLには定電流源の電流値に対応した基準電圧が生成されるようになっている。

FETに流れる電流値I2は、

I2=

(W/L)2

(W/L)1

I1 (3.3)

のように参照電流を定数倍した値になる。同じウェハーで比較的近くに配置された2つのFETの

LとWは製造工程で同じ方向に変動を受けるので、(W/L)2/(W/L)1はばらつきは小さく、チッ

プ外部からの参照電流を基準に精度の高い電流値を得ることができる。

設計したバイアス回路を図3.3に示す。IINから供給する参照電流と同じ電流値が、M3-M4-M5

に流れ、VH,VL端子を各回路ブロックのゲートに接続することで電流がミラーされる。接続する

2つのFETは、それぞれの並列につなげるFETの個数(M値)を変えることでミラーの倍率を変

えることができる。

バイアス回路のミラー電流が、製造工程でのFETパラメータのばらつきが与える影響をシミュ

レーションで確認した。LSIを設計する場合、各ファウンダリはNMOSとPMOSのスルーレート

が大きい(Fast)、小さい(Slow)、基準値(Typical)の3つのパターンにばらつく場合のFETパラメータをユーザーに提供している。そこで、(NMOS,PMOS)が(a)(Typical, Typical)、(b) (Fast, Fast)、(c) (Slow, Slow)、(d) (Fast, Slow)、(e) (Slow, Fast)の5つの場合に関してシミュレーショ

ンした。結果は図3.4であり、IIN に対してM3-M4-M5に流れる電流値を示している。ミラーで

きる電流の上限は(c)が 470 µA、(a)(d)(e)が630 µA、(b)が840 µA と変動するものの、線形

性を保つ領域での変動は 0.1 %以下である。

3.3.3 CSA

用増幅器

CSA用の増幅器は、回路全体のノイズ特性に大きな影響を与えるため注意深い設計が必要であ

る。この回路は、初段のFETとカスコード接続の定電流源で構成される(図3.5)。増幅率は、

VAOUT VAIN

(25)

図 _3.4: バイアス回路の入力電流とミラー電流の関係。I_IN(横軸₎に対して_M3-M4-M5に流れる電流値 ₍縦軸₎ を示している。グラフは上から順に、_FETパラメータのばらつき

(PMOS,NMOS)が(Fast,Fast)の場合、(Typical,Typical)、(Fast,Slow),(Slow,Fast)の3つが重ねる場合、(Slow,Slow)の場合、である。

で示される。ここで、gmは初段のFETのトランスコンダクタンスであり、RDは実効的なドレ

イン抵抗である。

FET内のキャリアの移動度はホールに比べて電子の方が約3倍大きいために、同じサイズの

FETの場合PMOSよりもNMOSの方がトランスコンダクタンスが大きい。しかし、PMOSの

方がNMOSよりもフリッカノイズが小さいために[10]、初段のFETにはあえてPMOSを採用し

た。また、本VLSIでは、オープンループゲインを大きくするために、実効的なドレイン抵抗を

高くするカスコード接続をとっている。

シミュレーションの結果、初段のFETのトランスコンダクタンスは 1.9 mSになった。さらに

増幅器の周波数特性は、図3.6のように1 MHzまでは平坦な特性を示す。また、オープンループ

ゲインは7200 になった。

3.3.4 高抵抗回路

本VLSIの特徴の一つが、メガΩを超える抵抗値を持ち、抵抗値を精密に調整できる高抵抗回

路である[11]。1 MΩ を越える抵抗値をCMOSプロセスで実現するのは容易ではない。nwell 抵

抗で作った場合1M Ω の実現には100µm×1 µmもの面積を占有するため[23]、数百µm 角の

ピクセルサイズのチップの設計では使うことができない。FETのトランスファーゲートを抵抗素

子の代わりに使用する手法[23]もあるが、チャンネル間の抵抗値に大きなばらつきが生じてしま

う。これは、製造工程で各FETのLとW のパラメータがばらつくためと、FETをサブスレッ

ショルド領域で動作させるため、ゲート電圧の微妙な違いで抵抗値が大きく変わってしまうことが原因である。

そこで本VLSIでは、高抵抗値を実現する高抵抗回路を採用した。この回路は、ドレイン電流

が抵抗値に対して比較的線形な弱反転領域で動作させるため、正確に抵抗値を決定できる。図3.7

に回路図を示す。これは一方向にのみ高抵抗回路として働き、VIN1から見たIOUTに対するイン

ピーダンスが本回路の持つ抵抗値になる。VH端子は前述のバイアス回路に接続し、チップ外部

(26)

3.3. CSA 19

AIN

VL

VSS AOUT

GND VH

VM

VDD

図 3.5: CSA用高ゲイン増幅器の回路図。段FETはPMOSを使用し、トランスコンダクタ

ンスは1.9 mS (シーメンス)で、この増幅器のオープンループゲインは7200である。ただし

それぞれの値はシミュレーション結果。

(27)

20 第3章 CdTe半導体素子用64chアナログVLSIの設計 IOUT VDD VM VH VSS IOUT 1 2 VIN 2 VIN 1

M

1 2 3

図 3.7: 高抵抗回路の回路図(左)とその省略記号(右)。左図のV_IN1、V_IN2、IOUTが右記号

の”1”、”2”、”IOUT”に対応する。

のMOSFETのトランスコンダクタンスの逆数の和に等しく、

R = 1

gm1

+ 1

gm2

= VIN1−VIN2

IOUT

(3.5)

である。VIN1とVIN2の差分とIOUTは比例関係にあるが、この比例定数はバイアス電流によって

調整することが可能である。図3.8にそのバイアス電流と抵抗値の関係を示す。この設計で100 kΩ

から 1 GΩ までカバーしていることが分かる。周波数特性(図3.9)を見ると、バイアス電流を小

さくするほど抵抗値は大きくなるが、グラフが折れ曲がる周波数(極)が小さくなる。極は抵抗回

路全体の抵抗値と容量の合成値を用いて、

2πf ∼ 1

RtotalCtotal

(3.6)

と近似される。ここで、Rtotalは式(3.5)で与えられる。Ctotalは各FETの容量の和であり、こ

の回路においては、数十fFとなる。この計算によると、例えば10 MΩ においては数 MHzと求

められ、図3.9の中の折れ曲がりとよく一致する。CSAの減衰時定数を最大で 30 µs とすると、

500 MΩにおいてはでははほぼこの折れ曲がりに等しいタイムスケールを持つことになる。一方

で波形整形回路は、1 µs のオーダーの時定数を持つため、10 MΩ程度まで使用可能である。

図3.10は抵抗値が 520 MΩ の場合のリニアリティをシミュレーションした結果である。斜め

に引かれた直線は 520 MΩの抵抗値を示す。図3.7の高抵抗回路を1-stage高抵抗回路と定義し、

これに2段目、3段目のFETペアをつなげたものを2-stage、3-stageと呼ぶ(図3.11、図3.12)。

図3.10を見ると、1-stage高抵抗回路は−100 mV から+100 mV までのリニアリティしか保た

れていないことが分かる。2-stage、3-stage回路ではダイナミックレンジが拡大し、3-stage 回路

(28)

3.3. CSA 21

図 _3.8: 高抵抗回路とそのバイアス電流の関係。

(29)

図 _3.10: 高抵抗回路の電圧ダイナミックレンジ。傾きが抵抗値を示し、斜めに引かれた直線

は 520 MΩにあたる傾きである。1-stageが図3.7に相当する。

VIN1 VIN2

VSS VDD

VH

VM

VL

IOUT M M M

M1 2 3 4

図 3.11: 2-stageの高抵抗回路。点線で囲まれた中にFETのセットが2組あるため、2-stage

(30)

3.4. 波形整形回路 23

VSS VDD VH

VL VM VIN1 VIN2

IOUT

M₁ M₂ M₃ M₄ M₅ M₆

図 3.12: 3-stageの高抵抗回路。点線で囲まれた中にFETのセットが3組あるため、3-stage

回路と呼ぶことにした。

3.3.5 シミュレーションによる動作確認

設計したCSAの動作を確認するために、シミュレーションを行なった。なお、本節では回路

の出力波形の確認のみを行ない、ノイズ特性のシミュレーションは、次節の波形整形回路のとこ

ろで、CSAの性能まで含めて評価した。帰還容量を 0.05 pFに設定し、12.5 ke− 相当の階段波

形のテストパルスを入力して、CSA出力をモニターしたところ、図3.13の結果が得られた。シ

ミュレーション内でバイアス回路の参照電流を設定し、高抵抗回路の抵抗値を600 MΩ、240 MΩ、

120 MΩ の3種類としてシミュレートした。波形の減衰時定数は、30 µs、12 µs、6 µs であり、高抵抗回路の抵抗値が設計通り調整できていることが分かる。

CSAのダイナミックレンジのシミュレーション結果を図3.14に示す。出力電圧にして600 mV

までのリニアリティが1 %以下となっている。これをCdTeで換算すると、550 keVに相当する。

3.4 波形整形回路

3.4.1 波形整形回路の構成

波形整形回路はRC積分3段とCR微分1段で構成した。波形整形回路の主な役割は、周波数

帯域をフィルターして信号レベルに対してノイズ成分を除去することである。それに加えて、本

VLSIにおいては外部のADCのダイナミックレンジに見合った信号レベルまで波形を増幅する役

割も持っている。2.9節で述べた試作チップの経験から、RC-CRにおいて帰還抵抗と帰還容量の

組み合わせてよって発生するノイズレベル[20]が無視しえないことから、まずRC積分回路で増

幅をかけてからポールゼロ補償を行なう。また、チャンネルごとに波形整形回路出力でのオフセッ

トが大きくばらつくという問題を避けるために、1、3段目の積分回路をAC結合とした。

本VLSIでは、抵抗値を細かく調整できる高抵抗回路を用いているので、CR-RC微分積分段で

ポールゼロ補償用の抵抗回路を並列に挿入して、アンダーシュートを抑制する設計が可能である。

各高抵抗回路の抵抗値は、2種類の参照電流で調整し、1つは、ポールゼロ補償用の抵抗 R3 を、

もう1つがその他全てを制御する。実際にチップを動作させる時には、図3.15のようにチップ外

部からの参照電流を調整する。なお、RC積分に並列のスイッチは、チップ内部のリーク電流な

(31)

図 3.13: CSA出力のシミュレーション結果。バイアス回路への参照電流を調整して抵抗回路

の抵抗値を変化させている。本VLSIでは、600 MΩ を上限、240 MΩ を基準値、120 Ω を下限と定めている。

(32)

図3.15: 参照電流とピーキングタイムの関係のシミュレーション結果。

2 1 IOUT 1 IOUT2 2 1 2 1 IOUT IOUT 2 1 IOUT 0.2p 2p 2p 1p

0.2p 0.2p C1

C2 R2 R3 R4 R5 R1

図 3.16: 波形整形回路の構成回路図。長方形は後述の高抵抗回路であり、三角形はオペアン

プ回路である。簡単のため省略したが、信号は反転入力に接続され、非反転入力端子はアナロググランドに接続されている。本チップの波形整形回路は、CR-RC3_{で構成される。}

3段目の積分回路のゲインは、4ビットで調整可能である。この4ビットは、シリアルレジスタによってあらかじめ設定する。

変換が終わった時点でオンして放電をする。

3.4.2 オペアンプ

波形整形回路の中心をなすのが、オペアンプである。オペアンプ回路の回路図を図3.17に示す。

この回路は、差動入力、シングル出力の増幅器で、POSが非反転入力、NEGが反転入力に対応

する。オープンループゲインを大きくするために、右上の4つのFETでカスコード接続をとって

いる[10]。図3.18に、NEGとAOUTを短絡させて帰還をかけたときの入力電圧に対する出力電

圧のシミュレーション結果を示す。マイナス側は電源電圧である −1.3 V まで、プラス側は電源

電圧の2.0 Vからカスコードでの電圧降下 0.7 V分下がった+1.3 Vまでダイナミックレンジがとれている。

図3.19にオペアンプ回路の周波数特性を示す。オープンループゲインは100 kHzまで7000 に

保たれている。オープンループゲインは、入力端子のFETのトランスコンダクタンス、もしく

は実効的なドレイン抵抗を大きくとることで、増大させることが可能である。その代わり、低い

周波数で周波数特性の折れ曲がりが生じてしまう。本VLSIでは、波形整形回路のピーキングタ

イムを数µsと設定しているため、その折れ曲がりが100 kHz程度にくるように設計した。また、

図3.20にオペアンプ回路のスルーレートを示す。波形整形回路でのµsオーダーのピーキングタ

(33)

NEG AOUT

VM VH

VL POS

VDD

VSS

図3.17: オペアンプ回路の回路図。

図3.18: 負帰還をかけたオペアンプ回路のリニアリティ。

(34)

図3.20: オペアンプ回路のスルーレート。

3.4.3 シミュレーションを用いた波形整形回路出力でのノイズ評価

CSA回路と同じく、シミュレーションを用いて波形整形回路の動作を確認した。シミュレーショ

ンでは、CSAに 12.5 ke− _{相当のテストパルスを入力し、}

12 µs の減衰時定数を用いた時の出力

波形(図3.13、中段)を波形整形回路へ入力として用いた。この時に波形整形回路の高抵抗回路用

の参照電流を30 µA から300 µAに調整したところ、ピーキングタイムが1.3µs から 5.5µs の

波形が得られた(図3.21)。

次に、T-SpiceのAC解析のノイズ計算機能を用いて、CSAと波形整形回路を含んだノイズの評価を行なった。バイアス回路などのチップ内の周辺回路も、シミュレーションに組み込んでい

る。ここでは外来ノイズは 0 mV、CSAの帰還容量は0.5 pF、減衰時定数は 12µsとし、入力容

量に対するノイズの変化(容量特性)と、波形整形時間に対する変化を調べた(図3.22)。

容量特性のシミュレーションに当たっては、整形時定数を2.1µsで固定し、CSAの入力に0 pF

から 25 pF の容量負荷が接続された時のノイズレベルを評価した。検出器からのリーク電流ID

はなく、その抵抗値RDも無限大と仮定した。結果を図3.23に示す。式(2.11)に基づく、理想回

路の理論予測も併せてプロットした。なお、理論予想においては式中のパラメータのうち、シミュ

レーションと同じものはその値を採用し、FETの熱ノイズのパラメータについては、典型値とし

てγ = 2.5を採用した。

入力容量が0 pFにおけるノイズは、計算では42 e−_{、シミュレーションでは}

91 e−_{である。ま}

た容量勾配はそれぞれ、47 e−

/pF、51 e−

/pFであった。絶対値としては50 e−_{ほど離れている}

が、容量勾配はほぼ漸近している。このことから、計算では考慮していない入力容量に影響されないノイズが存在していると考えられる。おそらく回路全体の各素子が持つ熱ノイズやフリッカ

ノイズであろう。結局、シミュレーション結果では入力容量が0 pFでは100 e−_{を下回り、目標}

値を達成している。

次に、波形整形回路のピーキングタイムとノイズレベルの関係をシミュレーションした。この

シミュレーションは、入力容量が0 pFのもとで行ない、結果は図3.22に示す。最小値はピーキ

(35)

図 3.21: 図は上から、路の抵抗値用のレファレンス電流を30µA、100µA、300µAと変化させた時の出力。それぞれ、_{65 MΩ}、_{20 MΩ}、_{6 MΩ}の抵抗値に相当する。

(36)

3.5. ピークホールド回路 29

図3.23: ノイズの容量特性のシミュレーション結果と計算結果。計算結果は、式(2.11)に基づく。

3.5 ピークホールド回路

3.5.1 ピークホールド回路の構成

ピークホールド回路とは、パルス信号の最大値を求めるために必要なばかりでなく、パルスの

波高値をDC電圧化することでAD変換を容易にするために重要である。図3.24に設計したピー

クホールド回路の回路図を示す。波形整形回路の出力はバッファによって波形整形回路への信号

が回り込むことが抑えられる。そしてNMOSによるダイオードを通して整流されて、回路右のコ

ンデンサーに電荷が充電されることで波形のピークが維持される。回路中央のPMOSとNMOS

のペアは保護抵抗であり、コンデンサーと時定数を形成して電流の急激な流入出を抑えている。

本VLSIでは、ピークホールドゲートとサンプルホールドゲートの2つのゲートを持つように

設計した。ピークホールドゲート用のスイッチがオフされるとゲートが開き、入力波形のピークが維持される。サンプルホールドゲートのスイッチがオフされると、入力波形のその瞬間の波高値が維持される。ピークホールドゲートを用いるのは、サンプルホールドゲートのみでは、コンパレータのスレッショル電圧をほとんど上回らないような小さな波形が入力された時に、スレッショルドを切ってからピーク位置に達するまでに、サンプルホールド信号の入力が間に合わないからである。

3.5.2 シミュレーションによる動作確認

ピークホールド回路の動作を確認するために、シミュレーションを行なった。1.3µs のピーキ

ングタイムの波形整形回路出力を入力してモニターしたところ、図3.25の結果を得た。1.3µsは

本チップの仕様で最小のピーキングタイムであるが、ピークホールド出力の立ち上がりは、入力

波形に追いついていることが確認できた。また、ピーク到達直後に10 mV ドループしているが、

その後は1 ms で2 mV のみの減衰に留まっている。

次に、ピークホールド回路のダイナミックレンジを評価した。波形入力は、全てピーキングタ

master thesis tamura

修士論文

放射線計測のための高感度信号処理回路の

VLSI

化

田村 健一

東京大学大学院理学系研究科物理学専攻

ISAS/JAXA

高橋研究室

目次

図目次

表目次

第

1

章 はじめに

第

2

章 次世代の放射線計測とアナログ

VLSI

2.1

放射線検出器と多チャンネル化

2.2

CdTe

半導体検出器

2.3

CdTe

半導体イメージャ

2.4

サブミクロン

CMOS

技術

2.4.1

サブミクロン

CMOS

の概要と長所

p−base

D

G

S

B

L

W

2.5

放射線計測におけるアナログノイズ

2.5.1

ノイズの種類

2.5.2

アナログ回路におけるノイズの表現

2.6

アナログ

VLSI

の開発の流れ

2.7

回路のシミュレーションによる評価

2.8

アナログ

VLSI

開発の戦略

2.9

これまでに開発した試作

VLSI

第

3

章

CdTe

半導体素子用

64ch

アナログ

VLSI

の設計

3.1

チップの概要

3.2

全体の回路構成

3.3

CSA

3.3.1

CSA

の構成

C

田村健一

章はじめに

章次世代の放射線計測とアナログ

_{放射線検出器と多チャンネル化}

_{チップの概要}