第 3 章 CdTe 半導体素子用 64ch アナログ VLSI の設計の設計
3.6 コンパレータ
3.6.1 コンパレータの構成
コンパレータ回路の構成を図3.28に示す。波形整形回路の出力がスレッショルド電圧Vthを上 回った時に信号が出力される。この信号はラッチ回路に入力され、リセット信号がくるまで、立 ち下がらない。このようなコンパレータ回路では、スレッショルド付近の入力に対して、回路が 発振しないようにヒステリシス特性を持たせる必要がある[24]。ヒステリシス回路は、フィード バック端子に信号が入力されると、出力の差が開く方向に帰還がかかる設計になっている。
また、コンパレータ出力は、入力信号がスレッショルドを切ってから、100 ns以内に立ち上が るように設計した。インバータの入力のゲート容量は約100 fFであり、図3.20から100 fF の負 荷容量でオペアンプのスルーレートは 48.6 mV/nsであると分かる。すると、コンパレータ出力 が−1.3 Vから+2.0 V まで立ち上がるのに69 nsかかると計算される。
3.6.2 シミュレーションによる確認
コンパレータ回路の動作を確認するため、シミュレーションを行なった。図3.29にコンパレー タ出力のシミュレーション結果を示す。図上段が12.5 ke− 相当のテストパルスをCSAに入力し、
ピーキングタイムを 2.1µs に設定した時の波形整形回路の出力である。これをコンパレータ回路 に入力した時の出力結果が図下段である。スレッショルドを 100 mVに設定し、波形整形回路の
出力が100 mVを横切ってから 60 ns後にコンパレータ出力が立ち上がっている。ピークホール
3.6. コンパレータ 31
図3.25: 波形整形回路の出力とピークホールド回路出力のシミュレーション結果。波形整形回
路のピーキングタイムは設計値の中で最小に設定してあるが、ピークホールド回路のスピー ドはそれに追いついていることが分かる。
図3.26: ピークホールド回路出力のダイナミックレンジのシミュレーション結果。
32 第3章 CdTe半導体素子用64chアナログVLSIの設計
図 3.27: アナログ回路全体の出力応答。波形整形回路出力(Shaper output)とピークホール ド回路出力(P/H output)の入力電荷に対する波高値を示す。
+
− Latch
Vth
1 2
1
Hysteresis 2 FB
図 3.28: コンパレータの構成回路図。イベント信号による波形とスレッショル ドの差をオペ
アンプによって増幅した後、インバータによってデジタル信号に変換して、ラッチする。ス レッショルド付近の信号電圧によるトリガーのチャッタリングを防止するため、ヒステリシ ス回路を挿入してある。