第 3 章 CdTe 半導体素子用 64ch アナログ VLSI の設計の設計
3.4 波形整形回路
VSS VDD
VH
VL VM VIN1 VIN2
IOUT
M1 M2 M3 M4 M5 M6
図 3.12: 3-stageの高抵抗回路。点線で囲まれた中にFETのセットが3組あるため、3-stage 回路と呼ぶことにした。
3.3.5 シミュレーションによる動作確認
設計したCSAの動作を確認するために、シミュレーションを行なった。なお、本節では回路 の出力波形の確認のみを行ない、ノイズ特性のシミュレーションは、次節の波形整形回路のとこ ろで、CSAの性能まで含めて評価した。帰還容量を 0.05 pFに設定し、12.5 ke− 相当の階段波 形のテストパルスを入力して、CSA出力をモニターしたところ、図3.13の結果が得られた。シ ミュレーション内でバイアス回路の参照電流を設定し、高抵抗回路の抵抗値を600 MΩ、240 MΩ、 120 MΩ の3種類としてシミュレートした。波形の減衰時定数は、30 µs、12 µs、6 µs であり、
高抵抗回路の抵抗値が設計通り調整できていることが分かる。
CSAのダイナミックレンジのシミュレーション結果を図3.14に示す。出力電圧にして600 mV までのリニアリティが1 %以下となっている。これをCdTeで換算すると、550 keVに相当する。
3.4 波形整形回路
3.4.1 波形整形回路の構成
波形整形回路はRC積分3段とCR微分1段で構成した。波形整形回路の主な役割は、周波数 帯域をフィルターして信号レベルに対してノイズ成分を除去することである。それに加えて、本 VLSIにおいては外部のADCのダイナミックレンジに見合った信号レベルまで波形を増幅する役 割も持っている。2.9節で述べた試作チップの経験から、RC-CRにおいて帰還抵抗と帰還容量の 組み合わせてよって発生するノイズレベル[20]が無視しえないことから、まずRC積分回路で増 幅をかけてからポールゼロ補償を行なう。また、チャンネルごとに波形整形回路出力でのオフセッ トが大きくばらつくという問題を避けるために、1、3段目の積分回路をAC結合とした。
本VLSIでは、抵抗値を細かく調整できる高抵抗回路を用いているので、CR-RC微分積分段で ポールゼロ補償用の抵抗回路を並列に挿入して、アンダーシュートを抑制する設計が可能である。
各高抵抗回路の抵抗値は、2種類の参照電流で調整し、1つは、ポールゼロ補償用の抵抗 R3 を、
もう1つがその他全てを制御する。実際にチップを動作させる時には、図3.15のようにチップ外 部からの参照電流を調整する。なお、RC積分に並列のスイッチは、チップ内部のリーク電流な どによって、積分出力が飽和するのを防ぐためのものであり、基本的には1つのイベントのAD
24 第3章 CdTe半導体素子用64chアナログVLSIの設計
図 3.13: CSA出力のシミュレーション結果。バイアス回路への参照電流を調整して抵抗回路
の抵抗値を変化させている。本VLSIでは、600 MΩ を上限、240 MΩ を基準値、120 Ω を 下限と定めている。
図3.14: CSAのダイナミックレンジのシミュレーション結果。
3.4. 波形整形回路 25
図3.15: 参照電流とピーキングタイムの関係のシミュレーション結果。
2 1
IOUT
1 IOUT2
2 1
2 1
IOUT IOUT
2 1
IOUT 0.2p
2p
2p
1p
0.2p 0.2p C1
C2 R2
R3
R4
R5
R1
図 3.16: 波形整形回路の構成回路図。長方形は後述の高抵抗回路であり、三角形はオペアン
プ回路である。簡単のため省略したが、信号は反転入力に接続され、非反転入力端子はアナ ログ グランドに接続されている。本チップの波形整形回路は、CR-RC3で構成される。3段 目の積分回路のゲインは、4ビットで調整可能である。この4ビットは、シリアルレジスタに よってあらかじめ設定する。
変換が終わった時点でオンして放電をする。
3.4.2 オペアンプ
波形整形回路の中心をなすのが、オペアンプである。オペアンプ回路の回路図を図3.17に示す。
この回路は、差動入力、シングル出力の増幅器で、POSが非反転入力、NEGが反転入力に対応 する。オープンループゲインを大きくするために、右上の4つのFETでカスコード接続をとって いる[10]。図3.18に、NEGとAOUTを短絡させて帰還をかけたときの入力電圧に対する出力電 圧のシミュレーション結果を示す。マイナス側は電源電圧である −1.3 V まで、プラス側は電源 電圧の2.0 Vからカスコードでの電圧降下 0.7 V分下がった+1.3 Vまでダイナミックレンジが とれている。
図3.19にオペアンプ回路の周波数特性を示す。オープンループゲインは100 kHzまで7000 に 保たれている。オープンループゲインは、入力端子のFETのトランスコンダクタンス、もしく は実効的なドレイン抵抗を大きくとることで、増大させることが可能である。その代わり、低い 周波数で周波数特性の折れ曲がりが生じてしまう。本VLSIでは、波形整形回路のピーキングタ イムを数µsと設定しているため、その折れ曲がりが100 kHz程度にくるように設計した。また、
図3.20にオペアンプ回路のスルーレートを示す。波形整形回路でのµsオーダーのピーキングタ イムに必要な1 V/µs = 1 mV/ns 以上のスルーレートは満たされている。
26 第3章 CdTe半導体素子用64chアナログVLSIの設計
NEG AOUT
VM VH
VL POS
VDD
VSS
図3.17: オペアンプ回路の回路図。
図3.18: 負帰還をかけたオペアンプ回路のリニアリティ。
図 3.19: オペアンプ回路の周波数特性。
3.4. 波形整形回路 27
図3.20: オペアンプ回路のスルーレート。
3.4.3 シミュレーションを用いた波形整形回路出力でのノイズ評価
CSA回路と同じく、シミュレーションを用いて波形整形回路の動作を確認した。シミュレーショ ンでは、CSAに 12.5 ke− 相当のテストパルスを入力し、12 µs の減衰時定数を用いた時の出力 波形(図3.13、中段)を波形整形回路へ入力として用いた。この時に波形整形回路の高抵抗回路用 の参照電流を30 µA から300 µAに調整したところ、ピーキングタイムが1.3µs から 5.5µs の 波形が得られた(図3.21)。
次に、T-SpiceのAC解析のノイズ計算機能を用いて、CSAと波形整形回路を含んだノイズの 評価を行なった。バイアス回路などのチップ内の周辺回路も、シミュレーションに組み込んでい る。ここでは外来ノイズは 0 mV、CSAの帰還容量は0.5 pF、減衰時定数は 12µsとし、入力容 量に対するノイズの変化(容量特性)と、波形整形時間に対する変化を調べた(図3.22)。
容量特性のシミュレーションに当たっては、整形時定数を2.1µsで固定し、CSAの入力に0 pF
から 25 pF の容量負荷が接続された時のノイズレベルを評価した。検出器からのリーク電流ID
はなく、その抵抗値RDも無限大と仮定した。結果を図3.23に示す。式(2.11)に基づく、理想回 路の理論予測も併せてプロットした。なお、理論予想においては式中のパラメータのうち、シミュ レーションと同じものはその値を採用し、FETの熱ノイズのパラメータについては、典型値とし てγ = 2.5を採用した。
入力容量が0 pFにおけるノイズは、計算では42 e−、シミュレーションでは91 e−である。ま た容量勾配はそれぞれ、47 e−/pF、51 e−/pFであった。絶対値としては50 e−ほど離れている が、容量勾配はほぼ漸近している。このことから、計算では考慮していない入力容量に影響され ないノイズが存在していると考えられる。おそらく回路全体の各素子が持つ熱ノイズやフリッカ ノイズであろう。結局、シミュレーション結果では入力容量が0 pFでは100 e−を下回り、目標 値を達成している。
次に、波形整形回路のピーキングタイムとノイズレベルの関係をシミュレーションした。この シミュレーションは、入力容量が0 pFのもとで行ない、結果は図3.22に示す。最小値はピーキ ングタイムが2.5µsにおいて、87 e−だった。
28 第3章 CdTe半導体素子用64chアナログVLSIの設計
図 3.21: 図は上から、路の抵抗値用のレファレンス電流を30µA、100µA、300µAと変化 させた時の出力。それぞれ、65 MΩ、20 MΩ、6 MΩの抵抗値に相当する。
図 3.22: ピーキングタイムとノイズレベルの関係のシミュレーション結果。