VLSI
4.7 エネルギー分解能向上へ向けた改良点の考察
図 4.15: アメリシウム(241Am)を照射して取得したスペクトル。測定条件は図4.14と同じ。
59.5 keVの核ガンマラインが見える。
4.7 エネルギー分解能向上へ向けた改良点の考察
4.7.1 測定結果の考察
これまで示した測定結果により、入力容量0 pF において317 e− というノイズレベルを得た。
2章で述べた前回の試作チップのノイズレベルの3分の1以下まで低減したものの、100 e−とい う我々の目標値からはずい分離れたものになっている。そこで、今回の測定で得られた結果から、
ノイズレベルを下げてエネルギー分解能を向上させるためにアナログ回路の改良すべき点を考察 した。本チップのノイズの容量特性を評価した4.4節の結果は、CSAブロックがシミュレーショ ンでは考慮していない電子素子や環境による外来ノイズの影響を受けていることを示唆している。
4.7.2 ノイズを抑えるための新しい回路の設計
そこで我々は、本研究の結果を生かしより良好なノイズ特性を得るための考察をした。これは、
アナログ電源の微小な揺れがCSAに与える影響が無視し得ないほど大きい可能性に基づいてい る。つまり、図3.5において、電源電圧−1.3V(VSS)が変動した場合、初段FETのドレイン電流 が変動する。すると、第2.5.1節で述べたMOSトランジスタの熱ノイズと同様の影響が生じてし まう可能性である。この影響の大きさをシミュレーションにより確認したところ、VSSが0.1mV p-p、100 kHzで揺れた場合にノイズレベルが40 e−も悪化することが分かった。そこで、電源電 圧の揺れに対する感度を抑えるためにCSAブロックの回路を改良した。改良したバイアス回路を 図4.16に示す。バイアス回路自身がCSAブロックに対するノイズ源になっている可能性がある と考え、1 pFのコンデンサーを4つ挿入することで、ノイズを吸収する設計にした。電源VDD、 VSSに接続されるコンデンサーは、電源ラインからバイアス回路にノイズが回り込みCSA 回路 へと伝達するのを抑えるものである。またもう2つのコンデンサーを挿入したのは、バイアス回 路自身が発するノイズがCSAへと伝わるのを抑える目的からである。
次に、改良した増幅器の回路図を図4.17に示す。電源ラインの揺れに対する感度を小さくする ために、RCフィルターを挿入した。抵抗はPMOSのOFF抵抗を用いて、容量はPMOSのゲー ト容量を利用している。なお、M2のFETに対して負帰還をかけることでオープンループゲイン を大きくする、ゲインブースト回路を導入し、入力容量によるゲインの低下を抑える設計にした。
48 第4章 製作したアナログVLSIの検証と評価
VL
VSS IIN
VH
VM VDD
図 4.16: 改良したバイアス回路。計4箇所に1 pFのコンデンサーをパスコンとして挿入した。
これにより 7200 だったオープンループゲインを10倍以上 の90000 まで大きくできることが分 かった(図4.18)。
新たに設計したバイアス回路と増幅器を使用してCSAを構成した場合と、これまで通りの回 路構成の場合で、電源ラインの揺れに対する感度をシミュレーションで確認した(図4.19)。改良 前と比較して大きいところでは電圧で 20 dBほど改善しているのが分かる。仮説として、実測さ れたノイズレベル317 e− とシミュレーションによる予想、91 e−の違いが全て電源の揺れによる ものとすると、この設計変更により96 e−までノイズを下げられると見積もることができる。
さらに、回路内部のノイズによる影響を抑えるために、CSAの帰還容量を小さくしてS/N比 を向上させる対策も考えている。ここではアプリケーションが要求するカウントレートによって パイルアップに注意する必要がある。我々のアナログVLSIの目標仕様では、時間分解能を数十 µsと定めているので、10 kHzのカウントレートまでアナログ回路が正常に動作すればよい。本 VLSIでは、CdTeの55 keV の入力で40 mVの出力になるため、減衰時定数を 12µs にした場
合、約1 MHzの信号が入力されると、出力がダイナミックレンジの 600 mV に到達する。帰還
容量を1/5 にした場合では、200 kHzで飽和することになるが、我々の目標仕様の 10 kHzに対 して10倍以上余裕がある。よって我々は、今後開発するアナログVLSIを設計する上で、この対 策は有効な手段であると考えている。
4.8 まとめ
前試作チップの問題点であった、1000 e−を越えるノイズレベルを抑えるために、1次元アナロ グVLSIを製作した。ノイズレベルは317 e−まで下げることができた。しかし実測したノイズレ ベルは、我々の掲げる目標仕様は100 e−以下まで抑えられていない。この原因は完全には究明で きていないものの、外部ノイズの影響を受けにくい設計にすることで、改善できると考えられる。
4.8. まとめ 49
VL
AOUT VH
VM
VSS VDD
AIN
GND
C R
M1 M2
Filter
図4.17: 改良したCSA回路。電源電圧のリップルを抑えるためにRCフィルタを追加し、出力 段での安定性を高めるためにゲインブーストをとってオープンループゲインを高くしている。
図 4.18: 改良したCSA用増幅器の周波数特性
図4.19: 対策前後のCSAの電源変動に対する感度。上が対策前で、下が対策後である。10 dB 以上改善されている。
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第 5 章 まとめ
我々は、次世代の放射線検出器を多チャンネル化によって高感度化を図るために、半導体検出器用 のアナログ処理回路をアナログVLSI化した。これまでの試作チップの経験を活かしつつ、1000 e− を超える電子ノイズの改善を第一目標に、64チャンネルの１次元アナログVLSIを、設計、製作し た。CdTeダイオード検出器に接合したときに、59.5 keVのガンマ線に対して4.6 keV (FWHM) というエネルギー分解能を達成することに成功した。これは電子ノイズにして444 e−に相当す る。これらの実験データを元に、シミュレーターの結果との比較等を考察した結果、外来ノイズ への対策と、チップ内部のバイアス回路のノイズについて、新たにフィルターを入れる必要性が ある事を確認した。現在、このチップによって得られた知見を活かし、ピクセルサイズ200 µm 角、消費電力150 µW／チャンネル、ノイズレベル100 e−以下のアナログ性能を持ち、32×32 チャンネルという大規模、大面積な2次元アナログVLSIを開発中である。
次世代の放射線検出器を考えると、多チャンネル化という強い方向性があり、アナログVLSIの 必要性は今後ますます高まると予想される。我々は、本論文で紹介した半導体検出器用アナログ VLSIに加えて、マルチアノードフォトチューブや、シリコンによる高エネルギーイオン測定を目 指したアナログLSIの開発なども並行して進めており、その多くは、アナログ回路のアーキテク チャを、我々のアナログVLSIと共有している。これは、経験の蓄積が欠かせず、しかもリーディ ングタイムの長いアナログVLSIにおいて、回路ブロックの設計と経験を共有する事で、少しで も円滑に開発を進めるための戦略である。本論文の成果によって、真に低雑音のアナログVLSI を、我々の技術で制作する見通しが立ち、今後はより応用性の高いVLSIや、より性能を特化さ せたVLSIの開発に当たる予定である。
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付 録 A CdTe ピクセル検出器用アナログ 2 次元 VLSI の試作と評価
A.1 2 次元 VLSI の概要
我々の目指すCdTeイメージャの実現には、低ノイズなアナログ回路に加えて、チャンネルを 2次元配置する際に必要な要件を満たしていくことが重要である。すなわち、各チャンネルから のアナログ信号の2次元読み出しアーキテクチャの設計·検証、100µW/ch以下という目標とし て掲げる低消費電力でのアナログ回路の駆動の実証、そして各チャンネルのサイズを200 µm角 に収めることである。これらの目的のために2次元CdTeピクセル検出器用のアナログVLSIを 試作し、評価を行なった。
本チップの基本パラメータを表A.1にまとめた。入力極性はホール読み出しとした。ピクセル サイズは260 µm角とし、この中にCSA、波形整形回路、ピークホールド回路、コンパレータが 収められている。これは、第3、4章で述べた1次元アナログVLSIとほぼ同じ回路構成である。
チャンネル数は12×12で、チップサイズは4.9 mm角である。消費電力は、全体で 25 mW、1 チャンネルあたりは100µWと設計した。CSAのゲインは0.8 mV/ke− で、ダイナミックレンジ は88 ke−である。これは、CdTe換算で400 keVに相当する。デジタル入出力信号の規格は前章 までのチップと同様に電流差動規格を採用し、入力信号は3.5 mA、100Ω受け、出力は0.35 mA、 1 kΩ受けである。
本チップは、東京大学のVLSI設計教育研究センター(VDEC)を利用し、ローム社の0.35-µm CMOSプロセスによって製作した(表A.2)。VDECは1 つのウェハーを複数のチップで共有して 低コストなチップ開発を実現するサービスを提供している。
表A.1: 2次元アナログVLSIの基本パラメータ。
入力電荷の極性 正
チャンネル数 12 ch ×12 ch チップサイズ 4.9 mm×4.9 mm ピクセルサイズ 260 µm×260 µm
消費電力 25 mW (100 µW/ch)
最大入力電荷 88 ke−
CdTe換算 400 keV
CSAのゲイン 0.8 mV/ke−
デジタル入力信号規格 100 Ω受けで3.5 mA (LVDS規格) デジタル出力信号規格 1 kΩ受けで0.35 mA