13. タイマ Z
13.1 特長
表13.1 タイマZの機能一覧
項目 チャネル0 チャネル1
カウントクロック 内部クロック：φ、φ／2、φ／4、φ／8 外部クロック：FTIOA0（TCLK）
ジェネラルレジスタ
（アウトプットコンペア／
インプットキャプチャ兼用 レジスタ）
GRA_0、GRB_0、GRC_0、GRD_0 GRA_1、GRB_1、GRC_1、GRD_1
バッファレジスタ GRC_0、GRD_0 GRC_1、GRD_1
入出力端子 FTIOA0、FTIOB0、FTIOC0、FTIOD0 FTIOA1、FTIOB1、FTIOC1、FTIOD1 カウンタクリア機能 GRA_0／GRB_0／GRC_0／GRD_0のコンペ
アマッチまたはインプットキャプチャ
GRA_1／GRB_1／GRC_1／GRD_1のコンペ アマッチまたはインプットキャプチャ
0出力 ○ ○
1出力 ○ ○
コンペア マッチ出力
トグル出力 ○ ○
インプットキャプチャ機能 ○ ○
同期動作 ○ ○
PWMモード ○ ○
リセット同期PWMモード ○ ○
相補PWMモード ○ ○
バッファ動作 ○ ○
割り込み要因 コンペアマッチ／インプットキャプチャA0〜
D0 オーバフロー
コンペアマッチ／インプットキャプチャA1〜
D1 オーバフロー アンダフロー
ITMZ0
FTIOA0 ITMZ1
FTIOB0 FTIOC0 FTIOD0 FTIOA1 FTIOB1 FTIOC1 FTIOD1 φ、φ／2、
φ／4、φ／8
チャネル0 タイマ
チャネル1 タイマ
TSTR ：タイマスタートレジスタ（8ビット）
【記号説明】
TMDR ：タイマモードレジスタ（8ビット）
TFCR ：タイマファンクションコントロールレジスタ（8ビット）
TOER ：タイマアウトプットマスタイネーブルレジスタ（8ビット）
TOCR ：タイマアウトプットコントロールレジスタ（8ビット）
：A／D変換開始トリガ出力信号
ITMZ1 ：チャネル1割り込み
TPMR ：タイマPWMモードレジスタ（8ビット）
ITMZ0 ：チャネル0割り込み
TOCR コントロールロジック
モジュールデータバス
TFCR TPMR TOER TSTR TMDR
図13.1 タイマZのブロック図
ITMZ0 FTIOD0 FTIOC0 FTIOB0 FTIOA0 φ、φ／2、
φ／4、φ／8
TCNT_0 ：タイマカウンタ̲0（16ビット）
【記号説明】
GRA_0、GRB_0 ：ジェネラルレジスタA_0、B_0、C_0、D_0（インプットキャプチャ／
GRC_0、GRD_0 アウトプットコンペア兼用レジスタ）（16ビット×4）
TCR_0 ：タイマコントロールレジスタ̲0（8ビット）
TIORA_0 ：タイマI/OコントロールレジスタA_0（8ビット）
TIORC_0 ：タイマI/OコントロールレジスタC_0（8ビット）
TIER_0 ：タイマインタラプトイネーブルレジスタ̲0（8ビット）
TSR_0 ：タイマステータスレジスタ̲0（8ビット）
ITMZ0 ：チャネル0割り込み
POCR_0 ：PWMモードアウトプットレベルコントロールレジスタ_0（8ビット）
コントロールロジック
モジュールデータバス 比較器
クロック選択
GRB_0 GRC_0
TCNT_0 GRA_0 GRD_0 TCR_0 TIORA_0 TIORC_0 TIER_0TSR_0 POCR_0
図13.2 タイマZ（チャネル0）のブロック図
ITMZ1 FTIOD1 FTIOC1 FTIOB1 FTIOA1 φ、φ／2、
φ／4、φ／8
【記号説明】
コントロールロジック
モジュールデータバス 比較器
クロック選択
TCNT_1 ：タイマカウンタ̲1（16ビット）
GRA_1、GRB_1 ：ジェネラルレジスタA_1、B_1、C_1、D_1（インプットキャプチャ／
GRC_1、GRD_1 アウトプットコンペア兼用レジスタ）（16ビット×4）
TCR_1 ：タイマコントロールレジスタ̲1（8ビット）
TIORA_1 ：タイマI/OコントロールレジスタA_1（8ビット）
TIORC_1 ：タイマI/OコントロールレジスタC_1（8ビット）
TIER_1 ：タイマインタラプトイネーブルレジスタ̲1（8ビット）
POCR_1 ：PWMモードアウトプットレベルコントロールレジスタ_1（8ビット）
TSR_1 ：タイマステータスレジスタ̲1（8ビット）
ITMZ1 ：チャネル1割り込み
GRB_1 GRC_1
TCNT_1 GRA_1 GRD_1 TCR_1 TIORA_1 TIORC_1 TIER_1TSR_1 POCR_1
図13.3 タイマZ（チャネル1）のブロック図