クロック、コマンド、およびアドレス信号のフライバイ・ネットワーク・デザイン

4–47ページの「レベリング機能の搭載のDDR3 SDRAMコンポーネント」で説明され

たように、UniPHY IPは、最初のDDR3 SDRAMコンポーネントと最後のDDR3 SDRAM コンポーネント間のフライト・タイム・スキューがメモリ・クロックの0.69 t_CK未満を必要とします。この制約は、各フライバイ・ネットワークを持っている可能なコンポーネント数を制限します。

ディスクリート部品でデザインすると、クロック、コマンド、およびアドレス信号に1つまたは複数のフライバイ・ネットワークを使用することができます。

図 4‒55. DQS およびクロックを調整するための DQS 信号の遅延

VTT

DDR3 Component

DQ Group 0 CK

CK0 CK1

DQSi

CKi

(CKi — CK) = Clock signal propagation delay to device i DQSi = DQ/DQS signals propagation delay to group i

FPGA

DQ Group 1 DQ Group i

図 4–56 に、シングル・フライバイ・ネットワーク・トポロジーの例を示します。

信号に接続されるすべてのDDR3 SDRAMコンポーネントは、不連続が発生し、信号を劣化させる小さな負荷です。シングル・フライバイ・ネットワーク・トポロジーを使用するときに、信号の歪みを最小限に抑えるために、次のガイドラインに従います。

■ トレースに接続されているデバイスの数を最小にするために、4倍または8倍を代わりに16倍のデバイスを使用します。

■ スタブをできるだけ短くしてください。

■ さらに、追加のコンポーネントから追加された負荷で、全体のトレース長を短くします；FPGAと最初のDDR3 SDRAMコンポーネント間の距離は5インチ未満に迎えます。

■ ディーセント波形を確認するためにクロック信号をシミュレートします。

図 4‒56. シングルのフライバイ・ネットワーク・トポロジー FPGA VTT

DDR3 SDRAM

Less than 0.69 tCK

図 4–57 に、ダブル・フライバイ・ネットワーク・トポロジーの例を示します。このトポロジーでは、剛体ではありませんが、代替オプションとして使用することがで

きます。このトポロジーを使用する利点は、0.69 t_CKのルールに違反することなく、

システムでより多くのDDR3 SDRAMコンポーネントを持つことができるということです。しかし、信号が分岐するため、コンポーネントがまだ不連続を作成します。

分割の位置、および分割前と後のトレースの最高のインピーダンスを見つけるために、いくつかのシミュレーションを実施する必要があります。

図 4‒57. ダブルのフライバイ・ネットワーク・トポロジー

DDR3 SDRAM

Less than 0.69 tCK

FPGA

DDR3 SDRAM

Less than 0.69 tCK

VTT

図 4–58 に、不連続の影響を最小限にする方法を示します。この例では、TL2とTL3 の長さを一致させます。レイアウト時にすべての信号のルーティングが容易になるように、TL1はTL2とTL3より長く迎えます。

また、コンポーネントを交換するために、各ブランチのDIMMを使用することを考慮することができます。DIMMカード上のトレード・インピーダンスは40Ω～60Ω であるため、システムが許容できるレベル内に反射を制御するためのボード・トレース・シミュレーションを実行します。

UniPHY付きのDDR3 SDRAMコントローラおよびStratix III、Stratix IV、またはStratix V デバイスの新機能をを使用すれば、設計プロセスを簡素化できます。フライバイ・

デイジー・チェイン・トポロジーを使用すると、レベリングを実現するためにデータパスおよびコントローラの設計が複雑になりますが、パフォーマンスが大幅に向上し、DDR3 SDRAMのボード・レイアウトが簡素化されます。

より最適なソリューションが得られる可能性がある場合や、必要な電気インタフェース規格には対応しているが、必要なリード・レベリングとライト・レベリング機能には対応していないデバイスを使用する場合は、レベリング機能を搭載して

いないDDR3 SDRAMコンポーネントも設計に使用できます。

図 4‒58. 不連続の影響の最小限

Splitting Point

TL3, ZQ = 50Ω TL1, ZQ = 25Ω

TL2, ZQ = 50Ω

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