表 4–14 は、メモリ側に直列抵抗がない場合のオーバシュートとアンダシュートの顕 著な増加とアイの高さの縮小を示します。この結果は、 4–32ページの「FPGAによる メモリへの書き込み」 で説明したものとほぼ同じです。 このシミュレーションでは、
直列抵抗はあってもソース（FPGA）側になくレシーバ（メモリ）側に置かれている ので、ドライバのドライブ強度を低減し、かつ終端されていないレシーバ端から返 される反射を抑制するという期待した効果はありません。レシーバ側に終端のない システムでは、ドライバの直列抵抗はドライバのドライブ強度を低下させ、終端さ れていないレシーバ端から返される反射を減衰させるのに役立ちます。
DDR3 SDRAM UDIMMインタフェースは、シングル・ランクまたはデュアル・ランク
のUDIMMを用いて、単一のDIMMや複数のDIMMなど、いくつかの組み合わせで実
装できます。UDIMMフォーム・ファクタだけでなく、これらの終端推奨値は、ス モール・アウトライン（SO）DIMMやMicroDIMMにも有効です。
アドレスおよ びコマンド
最大ドライブ強度で
のClass I — VTTへの39 Ωオン・ボード終端(5)
CK/CK# 差動Class I R50C —
オン・ボード(5):
最初のコンポーネントの前に2.2 pfの補償 キャップです； 各アームのVTT への36 Ω 終端（72 Ω差動）； VTTの直前に0.1 uFを 追加
詳細は、4–41ページの図 4–38 を参照して ください。
表 4‒16 の注：
(1) UniPHY IPは、自動的にこれらの設定を実装します。
(2) アルテラはStratix IIIおよびStratix IVデバイス・ファミリにダイナミックOn-chip termination （OCT）を使用することを推奨し ます。
(3) R50Cは書き込みのキャリブレーション付きの直列であり、G50Cは読み出しのキャリブレーション付きの並列50です。
(4) Parameter Editorでこれらの設定を指定することができます。
(5) DIMMの場合、これらの設定はすでにDIMMカードに実装されます。コンポーネント・トポロジーの場合、アルテラはボー
ド上のDIMMカードの終端方法を模倣することを推奨します。
表 4‒15. シングル・ランク UDIMM の推奨ドライブ強度と ODT 設定 ( その ２ ) 信号の種類 SSTL 15 I/O 規格(1) FPGA エンドのオン・
ボード終端(2)
書き込みのメモリ・
エンド終端
読み出しのメモリ・
ドライブ強度
DDR3 SDRAM UDIMM の DQS、DQ、および DM
シングル・ランクDIMMでは、DQSおよびDQ信号はポイント・ツー・ポイント信号 となります。図 4–35 に、差動DQSおよびDQ信号のネット構造を示します。DIMM 上にはんだ付けされているDQS信号とDQ信号にはそれぞれ15Ω外部スタブ抵抗RS があります。この抵抗は、複数のDIMMコンフィギュレーションで未使用スロット からの反射を減衰させるため、信号品質の向上に役立ちます。
4–5ページの「ダイナミックODT」 に記載したとおり、DDR3 SDRAMはさまざまな ODT設定値を使用したキャリブレーション済みODTに対応します。ダイナミック ODTを有効にしない場合、RTT_NORMには40Ω、60Ω、および120Ωという3つの ODT設定が有効です。ダイナミックODTを有効にした場合は、RTT_NORMに有効な ODT設定値は、20Ωと30Ωが加わり、3個から5個に増えます。DIMMでのトレー ス・インピーダンスと推奨ODT設定は60Ωとなります。
図 4‒35. 64 ビット DDR3 SDRAM UDIMM の DQ および DQS のネット構造 (1)
図 4‒35 の注：
(1) 出典:PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State Technology Association.図中では信号接続を明確にするため、同一のSDRAMを2つの個別SDRAMとして描いています。
(2)
(2)
図 4–36 には、キャリブレーション済み直列50ΩのOCT設定を使用したStratix IIIま たはStratix IV FPGAでドライブされる、60ΩのODT設定を使用したDDR3 SDRAM DIMMのDQ0における書き込みアイ・ダイアグラムのシミュレーションを示します。
図 4–37 に、アルテラのStratix IIIまたはStratix IVメモリ・ボードを使用した書き込み アイ・ダイアグラムの測定を示します。
測定済みアイ・ダイアグラムは、シミュレーションと相関しています。アイ・ダイ アグラムの中間にある薄い線は、通常動作時のリフレッシュ動作による影響です。 こ れらのシミュレーション値と測定値はいくつかの制約に基づいているため、ユー ザーは自身のボード・レベルでシミュレーションを行って、選択したODT設定が ユーザーのセットアップに適していることを確認する必要があります。
図 4‒36.
60 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ・ダイアグラムのシミュレーション
図 4‒37. 60Ωの ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ・ダイアグラムの測定