Maximum Trace Length(2)
■ FPGAから最初のDIMMスロットまでのすべての信号の最大トレース長は4.5インチ
です。
■ DIMMスロットからDIMMスロットまでのすべての信号の最大トレース長は0.425 インチです。
■ 複数のDDR3 SDRAMコンポーネントとのインタフェースする時に、FPGAから最初
のコンポーネントまでのアドレス、コマンド、コントロールおよびクロックの 最大トレース長は7 インチ未満とする必要があります。
■ FPGAから最初のコンポーネントまでのDQ、DQS、DQS#、およびDMの最大トレー ス長は5インチです。
■ 最小トレース長のハード要件は存在しないにもかかわらず、シグナル・インテ グリティを確認するためにトレースをシミュレートする必要があります。
General Routing
要件に一致するすべての指定した遅延には、PCBトレース遅延、異なる層の伝播の 速度変動、およびクロストークが含まれています。PCB層伝播の変動を最小化する ために、同じネット・グループからの信号が常に同じ層でルーティングすることを 推奨します。
■ 45°の角度で配線します（90°で配線しない）。
■ 重要な信号をスプリット・プレーンを横切るように配線しないでください。
■ 適切なVCC およびGNDプレーンを配線します。
■ 信号配線層は、GNDプレーンおよび電源プレーンの近くに配置します。
■ メモリ信号は、メモリ・クロックに0.025インチ（0.635 mm）以上近づけて配線 しないでください。
Clock Routing
■ 内側の層のクロックは、外側の層の配線長を500ミル（12.7 mm）未満にして配 線します。最初のSDRAMから最後のSDRAMまでの最大長は、1.066 GHzで5イ ンチ（約127 mm）以下または0.69 tCKにする必要があります。
■ これらの信号は、次の間隔を維持する必要があります。
■ 0.5インチ～1.0インチの並列配線またはトレース・ツー・プレーンの距離の2 倍の場合、10ミル（0.254 mm）間隔
■ 0.5インチ～1.0インチの並列配線またはトレース・ツー・プレーンの距離の3 倍の場合、15ミル間隔
■ 1インチ～6 インチの並列配線またはトレース・ツー・プレーンの距離の4倍の
場合、20ミル間隔
■ クロックは、クロック・ペア間の長さを±5 psまたは約±25ミル（0.635 mm）で一 致させておく必要があります。
■ 差動クロックは、並列配線時にポジティブ（P）およびネガティブ（N）間の長 さを±2 psまたは約±10ミル（0.254 mm）で一致させておく必要があります。
■ 差動ペア間の間隔は、ロスを最小限に抑えて配線容量を最大化するために、差 動ペアのトレース幅の2倍以上にする必要があります。
■ 差動クロックは、異なった形態（5ミルのトレース、中央部の間隔：10～15ミ ル）およびAddress/Commandグループの信号と同じ長さで配線する必要があり ます。
■ ビアで伝送線路のミスマッチを避けるため、クロック・パターンにGround Signal Signal Ground （GSSG） トポロジーを使用することを推奨します—
GND|CLKP|CKLN|GND。
表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その ２ )(1)
パラメータ ガイドライン
Address and Command Routing
■ アドレスとコマンド信号は、最初のSDRAMから最後のSDRAMへデイジー・チェ イン・トポロジーで配線されます。最初のSDRAMから最後のSDRAMまでの最 大長は、1.066 GHzで5インチ（約127 mm）以下または0.69 tCKにする必要があ ります。他のDIMMコンフィギュレーションでは、適切な JEDEC仕様を確認し てください。
■ UDIMMは、クロストークに対する感受性が高く、通常バッファありDIMMよりノ
イズが多くなります。したがって、UDIMMのアドレスとコマンド信号は、デー タ信号（DQ）とデータ・マスク（DM）とは別の層に、更に間隔を空けて配線し てください。必ず、各ネットで同じ連続順を維持するようにしてください。
■ 差動クロック（CK）信号とクロック・イネーブル（CKE）信号は、アドレス信号 の近くに配線しないでください。
■ アドレスとコマンドはすべて、±25 psまたは約± 125ミル（± 3.175 mm）以内でク ロック信号と一致するように各ディスクリート・メモリ・コンポーネントに配 線してください。図 4–54 を参照してください。
表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その ３ )(1)
パラメータ ガイドライン
External Memory Routing Rules
■ 特定のバイト・レーン・グループ内にあるすべてのDQ、DQS、およびDM信号の 長さは、±10 psまたは約± 50ミル（± 1.27 mm）を最大偏差として一致させる必 要があります。
■ 層は層の伝送速度の差を回避することで、グループ内のスキューを向上させる ために、同じ層上で特定のバイト・レーン・グループ内にあるすべてのDQ、
DQS、およびDM信号を配線することを確認してください。
■ ALTMEMPHYベースのインタフェースの場合、バイト・レーン・グループとバイ
ト・グループの偏差は最大± 150 psまたは± 0.8インチ（± 20 mm）に抑えます。
■ アドレスとコマンドおよびクロック信号の並列度のルールは、以下の通りです。
■ 0.1インチ未満の並列配線の場合、4ミル（プレーンの距離に対して約1倍の相 対間隔）
■ 0.5インチ未満の並列配線の場合、10 ミル（プレーンの距離に対して約2倍の 相対間隔）
■ 0.5インチ～1.0インチの並列配線の場合、15ミル（プレーンの距離に対して約 3倍の相対間隔）
■ 1.0インチ～6.0インチの並列配線の場合、20ミル（プレーンの距離に対して約 4倍の相対間隔）
■ 他のすべての信号の並列度のルールは、以下の通りです。
■ 0.5インチ未満の並列配線の場合、5ミル（プレーンの距離に対して約1倍の相 対間隔）
■ 0.5インチ～1.0インチの並列配線の場合、10ミル（プレーンの距離に対して約 2倍の相対間隔）
■ 1.0インチ～6.0インチの並列配線の場合、15ミル（プレーンの距離に対して約 3倍の相対間隔）
■ 20 ps以上のDQグループ・スキューを補正するためにDDR3スキューを使用しない
でください。スキュー・アルゴリズムは、次のような不確実性を削除します。
■ 最小値と最大値のダイIOEスキューまたは遅延ミスマッチ
■ 最小値と最大値のデバイス・パッケージ・スキューまたはミスマッチ
■ 20 psのボード遅延ミスマッチ
■ メモリ・コンポーネントDQスキュー・ミスマッチ
■ これらの4つのパラメータを増やすと、制限するディスキュー・アルゴリズムの リスクを実行し、観察されたシステム・スキューの合計を修正するために失敗 します。アルゴリズムは補正を制限せずに補償できない場合は、タイミング解 析が減少マージンを示します。
■ すべてのトレース長マッチング要件は、FPGAパッケージ・ボールからDDR3パッ ケージ・ボールまです。これは、別のDIMMロー・カード上のトレース・ミス マッチングを考慮 する必要があります。
■ UniPHYベースのインタフェースの場合、レべリングがtDQSSを満たすために有効
にする時、各デバイス上のDQSとクロック信号間のタイミングは動的にキャリ ブレーションします。スキューは、レべリング回路の機能には大きい過ぎない ことを確認するために、図 4–55 を参照して、以下のルールに従います。
■ クロック信号の伝播遅延はすべてのデバイスでDSQ信号の伝播遅延より短くす ることはできません。
(CKi – CK) – DQSi > 0; 0 < i < コンポーネント数 – 1
■ グループ間のCLKとDQS信号の総スキューは1クロック・サイクルの以下です。
（CKi – CK + DQSi） max – （CKi – CK + DQSi） min < 1 × tCK 表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その ４ )(1)
パラメータ ガイドライン
図 4–54 に、アドレスとコマンド信号に対するDDR3 SDRAMコンポーネントのルー ティング・ガイドラインを示します。
Termination Rules
■ DIMMを使用する場合、メモリ・クロック、アドレス、およびコマンドの終端に ついては懸念はありません。
■ コンポーネントを使用する場合は、アドレスとコマンドに対するフライバイ・
デイジー・チェイン・トポロジーの最後でVTTへの40Ωの外部並列終端を使用 します。
■ メモリ・クロックの場合、メモリ・クロックに対するフライバイ・デイジー・
チェイン・トポロジーの最後で75Ω差動の外部並列終端を使用します。フライ バイ・デイジー・チェイン・トポロジーを使用すると、スタブの反射を削減で きます。
■ 終端までのトレース長は0.5インチ（14 mm）以内に抑えてください。
■ 1～2%の許容範囲で抵抗を使用してください。
Quartus II Software Settings for Board Layout
■ ボードと I/O バッファ上でタイミング解析を実効するには、スキュー、ISI、クロ ストーク、およびシミュレーション結果のタイプなどのすべてのタイミング情
報をUniPHY ボード設定パネルにシミュレートするためにサード・パーティのシ
ミュレーション・ツールを使用します。
■ 任意のサード・パーティ・ツールへのアクセスがない限り、高度なI/Oタイミン グ・モデル（AIOT）またはボード・トレース・モデルを使用しないでください。
AIOTは、合理的な精度を提供しますが、 HyperLynx のようなツールはより良い結 果を提供します。1066 MHzの動作では、それが適切にすべてのシグナル・イン テグリティに関連する不確実性をシミュレートすることが重要です。
■ Quartus IIソフトウェアは、コントローラがリード・コマンドの後にどれぐらい速
くライト・コマンドを発行するために タイミング・チェックをしてDQ/DQSの 最大長を制限します。バス・ターンアラウンドのタイミング・オプションをオ ンにして、マージンはボード製造前にポジティブであることを確認します。
マージンは0以上であれば、ファンクション不良が発生します。
表 4‒23 の注：
(1) ポイント・ツー・ポイントおよびDIMMインタフェース・デザインについては、 「www.micron.com」Micron社のウエブサイ トを参照してください。
(2) よい効率に対しては、UniPHY IPがリード・コマンドからライト・コマンドまでに速いターンアラウンドを必要とします。
表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その ５ )(1)
パラメータ ガイドライン
図 4‒54. DDR3 SDRAM コンポーネントのアドレスとコマンドのルーティング・ガイドライン
x = y ± 125 mil x + x1 = y + y1 ± 125 mil
address and command
clock x
y
x1
y1
x2
y2
x3
y3
Maximum 6 inches Propagation delay < 0.69 tCK
VTT
VTT
DDR3 SDRAM Component DDR3 SDRAM
Component
DDR3 SDRAM Component
DDR3 SDRAM Component FPGA