表 4–23 に、DDR2 SDRAMのレイアウト・ガイドラインを示します。
1 これらのレイアウト・ガイドラインは、レべリング・インタフェースなしのDDR3
SDRAMにも適用されます。
表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その １ )(1)
パラメータ ガイドライン
DIMM
通常DDR2バッファなしやレジスタなしのDIMMを考慮すると、本質的には、PCB 上に直接にDIMMルーティングを実効する計画とします。 したがって、FPGA （シン グル・ピン）からすべてのメモリ・デバイスにルーティングする各アドレスとコン トロール・ピンはFPGAの同じ側に配置する必要があります。
Impedance
■ すべての信号プレーンは、シングル・エンド50～60Ω（±10%）でなけれなりま せん。
■ すべての信号プレーンは、差動100Ω（±10%）でなければなりません。
■ 使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外しま す。
Decoupling Parameter
■ インダクタンスを最小化するには、0402サイズで0.1 μFを使用します。
■ VTT 電圧デカップリングはプルアップ抵抗の近くに配置します。
■ デカップリング・コンデンサは、VTT とグラウンドの間に接続します。
■ VTT ピンに対して1つおきに0.1μF のコンデンサを使用し、
VDD
およびVDDQ
ピンに 対して0.01μFのコンデンサを使用します。Power
■ GND、1.8 Vをプレーンとして配線します。
■ シングル・スプリット・プレーンのメモリには、20ミル（0.020インチまたは 0.508 mm）以上の間隔を空けてVCCIOを配線します。
■ VTT をアイランドとして配線するか、250ミル（6.35 mm）の電源トレースを配線
します。
■ オシレータとPLL電源をアイランドとして配線するか、100ミル（2.54 mm）の電 源トレースを配線します。
General Routing
要件に一致するすべての指定した遅延には、PCBトレース遅延、異なる層の伝播、
速度変動、およびクロストークが含まれています。PCB層伝播の変動を最小化する ために、アルテラは同じネット・グループからの信号が常に同じ層でルーティング することを推奨します。
■ 45°の角度で配線します（90°で配線しない）。
■ クリティカル・ネットやクロックのTジャンクションを避けます。
■ 250ミル（6.35 mm）を超えるTジャンクションを避けます 。
■ スプリット・プレーン間で信号を許可しません。
■ システム・リセット信号の近くに他の信号のルーティングを制限します。
■ メモリ信号は、PCIまたはシステム・クロックに0.025インチ（0.635 mm）以上近 づけて配線しないでください。
■ すべてのデータ、アドレス、およびコマンド信号は、トレース長± 50 ps （±0.250 インチまたは6.35 mm）にマッチする必要があります。
■ 提供されたByte Lane Group内のすべての信号は、±10 psまたは約±0.050インチ
（1.27 mm）の最大偏差で長さを一致させ、同じ層でルーティングされる必要が あります。
Clock Routing
■ 内側の層のクロックは、外側の層の配線長を500ミル（12.7mm）未満にして配線 します。
■ これらの信号は、他のネットから10ミル（0.254 mm）の間隔で一致させておく 必要があります。
■ クロックは、クロック・ペア間の長さを±5 psまたは約±25ミル（0.635mm）で一 致させておく必要があります。
■ 差動クロックは、並列配線時にP およびN 間の長さを±2 psまたは約±10ミル
（0.254 mm）で一致させておく必要があります。
■ 差動ペア間の間隔は、差動ペアのトレース間の間隔の3倍以上にして、別々に ルーティグされる（センター上で5ミルのトレース、10～15ミルの間隔）必要 があります。また、Address/Command グループの信号に等しいまたは
Address/Command グループの信号よりも最大100ミル（2.54 mm）長くなります。
Address and Command Routing
■ バッファなしアドレスおよびコマンド・ラインは、クロストークに対する感受 性が高く、通常バッファありアドレスおよびコマンド・ラインよりノイズが多 くなります。したがって、バッファなしアドレスおよびコマンド信号は、デー タ信号（DQ）とデータ・マスク（DM）とは別の層に、更に間隔を空けて配線し てください。
■ 差動クロック（CK）信号 とクロック・イネーブル（CKE）信号は、アドレス信号 の近くに配線しないでください。
External Memory Routing Rules
■ DQS[x] Data Groupに対して、終端抵抗パック（VTT）にDDR2 DIMMまたはコン ポーネント上のピンから500ミル未満の距離を保ちます。
■ ADR_CMD_CTL Address Groupアに対して、終端抵抗パック（VTT）にDDR2 DIMMま たはコンポーネント上のピンから1000ミル未満の距離を保ちます。
■ DQS[x] Data Groupの並列度のルールは、以下の通りです。
■ 0.1インチ未満の並列配線の場合、4ミル（プレーンの距離に対して約1倍の相 対間隔）
■ 0.5インチ未満の並列配線の場合、5 ミル（プレーンの距離に対して約1倍の相 対間隔）
■ 0.5インチ～1.0インチの並列配線の場合、10ミル（プレーンの距離に対して約 2倍の相対間隔）
■ 1.0インチ～6.0インチの並列配線の場合、15ミル（プレーンの距離に対して約 3倍の相対間隔）
■ ADR_CMD_CTL グループおよびCLOCKS グループの並列度のルールは、以下の通り です。
■ 0.1インチ未満の並列配線の場合、4ミル（プレーンの距離に対して約1倍の相 対間隔）
■ 0.5インチ未満の並列配線の場合、10ミル（プレーンの距離に対して約2倍の相 対間隔）
■ 0.5インチ～1.0インチの並列配線の場合、15ミル（プレーンの距離に対して約 3倍の相対間隔）
■ 1.0インチ～6.0インチの並列配線の場合、20ミル（プレーンの距離に対して約 4倍の相対間隔）
■ すべての信号は、他の非関連ネットから20ミルの間隔を維持します。
■ すべての信号は、6 インチ未満の長さの合計を持つ必要があります。
表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その ２ )(1)
パラメータ ガイドライン
Termination Rules
■ プルアップ抵抗が使用されると、フライバイ終端コンフィギュレーションを推 奨します。フライバイは、スタブの反射の問題を低減することができます。
■ プルアップは、0.5以内から1インチ未満である必要があります。
■ プルアップは、通常56 Ωです。
■ 抵抗ネットワークを使用する場合：
■ パック内のクロストークを排除するために、アドレス/コマンドとデータ・ラ イン（DQ、DQS、およびDM）の間にRパックの直列抵抗を共有することはで きません。
■ 直列およびプルアップの許容値は1～2%です。
■ 直列抵抗は、通常10～20Ωです。
■ アドレスおよびコントロール直列抵抗は、通常リンクのFPGAエンドにありま す。
■ DM、DQS、DQの直列抵抗は、通常リンクのメモリ・エンド（または最初の
DIMMの直前）にあります。
■ 終端抵抗パックを使用する場合：
■ メモリ・デバイスへの距離は750ミル未満でなければなりません。
■ アルテラのFPGAデバイスからの距離は1250ミル未満でなければなりません。
Quartus II Software Settings for Board Layout
■ ボードと I/O バッファ上でタイミング解析を実効するには、スキュー、ISI、クロ ストーク、およびシミュレーション結果のタイプなどのすべてのタイミング情
報をUniPHY ボード設定パネルにシミュレートするためにサード・パーティのシ
ミュレーション・ツールを使用します。
■ 任意のサード・パーティ・ツールへのアクセスがない限り、高度なI/Oタイミン グ・モデル（AIOT）またはボード・トレース・モデルを使用しないでください。
AIOTは、合理的な精度を提供しますが、 HyperLynx のようなツールはより良い結 果を提供します。高い周波数の動作では、それが適切にすべてのシグナル・イ ンテグリティに関連する不確実性をシミュレートすることが重要です。
■ Quartus IIソフトウェアは、コントローラがリード・コマンドの後にライト・コマ
ンドを発行すること、どのぐらいの速を見つけるために タイミング・チェック をし、DQ/DQSの最大長を制限します。バス・ターンアラウンドのタイミング・
オプションをオンにして、マージンはボード製造前にポジティブであることを 確認します。マージンは0以上であれば、ファンクション不良が発生します。
表 4‒23 の注：
(1) ポイント・ツー・ポイントおよびDIMMインタフェース・デザインについては、 「www.micron.com」Micron社のウエブサイ トを参照してください。
表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その ３ )(1)
パラメータ ガイドライン