DDR3 SDRAM UDIMMは、JEDEC仕様で定められています。JEDEC仕様は、JEDEC団体 のウエブサイト （www.JEDEC.org） またはメモリ・ベンダから入手可能です。ただ し、ディスクリートSDRAMコンポーネントを使用してDDR3 SDRAMインタフェース を設計する場合は、DIMM仕様とは異なるレイアウト方式が望まれることがありま
す。 これには以下の2つの選択肢があります。
■ メモリ・クロック、アドレス信号およびコマンド信号にフライバイ・トポロジー を使用して標準のDDR3 SDRAM DIMMを模倣します。この選択肢では、リード・
レベリングとライト・レベリングが必要となるため、レベリング機能を搭載して
いるUniPHY IPを使用する必要があります。
f フライバイ・コンフィギュレーションについて詳しくは、本章を読み進め てください。
■ メモリ・クロック、アドレス信号およびコマンド信号にバランスのとれた（シン メトリカルな）ツリー構成のトポロジーを使用して標準のDDR3 SDRAM DIMMを 模倣します。このトポロジーを使用すると、コマンド、アドレス、およびクロッ クに望ましくないスタブが付加されるため、シグナル・インテグリティが低下 し、DDR3 SDRAMインタフェースのパフォーマンスが制限されます。
DDR3 SDRAM コンポーネントの DQS、DQ、および DM
Stratix III、Stratix IV、またはStratix Vデバイスを使用したDDR3 SDRAMインタフェー スをレイアウトする場合、アルテラはそれぞれのDQS、DQ、およびDM信号上に 15Ωのスタブ直列抵抗を配置しないことを推奨します（この抵抗の不在は、余分な 反射を引き起こすことをシミュレーションが示していない限り配置しないこと）。
15Ωのスタブ直列抵抗を追加することによって、いくつかのケースで一定のイン ピーダンスを維持することで役立ちますが、レシーバで信号スイングがわずかに減 少になります。これは抵抗を除去すると、波形が顕著な反射を示していることはほ とんどありませんが、それはボード・トレースをシミュレートすることによって証 明する責任があります。したがって、アルテラはStratix III、Stratix IV、またはStratix V FPGAがDDR3 SDRAMへの書き込みの時に、図 4–44 に示すように、DQS、DQ、お よびDMのトポロジーを推奨します。
DDR3 SDRAMコンポーネントを使用しているときは、DIMMコネクタは不要です。そ
のため、インピーダンスの不連続性が最小限に抑えられ、結果としてシグナル・イ ンテグリティが向上します。
図 4‒44. Stratix III、Stratix IV、および Stratix V FPGA による DDR3 SDRAM コンポーネントへの書き込み
DDR3 SDRAM コンポーネントのメモリ・クロック
DDR3 SDRAMコンポーネントを使用する場合、DIMMの差動メモリ・クロック間の補
償コンデンサと差動終端抵抗を考慮する必要があります。図 4–45 には、2.2 pFの補 償コンデンサを用いず、Stratix III、Stratix IV、またはStratix V FPGAの出力ドライバで 50ΩのOCT設定を使用して、ボード上でフライバイ・トポロジーを使用している最 初と最後のDDR3 SDRAMコンポーネントに見られる差動クロックのHyperLynxシ ミュレーションを示します。
図 4‒45. ボード上でフライバイ・トポロジーを使用し、最初と最後のコンポーネントで補償コンデンサを使 用しない DDR3 SDRAM コンポーネントの差動メモリ・クロック
補償コンデンサがない場合、最初のコンポーネントのメモリ・クロック（黄色の信 号）のリンギングは多大となりますが、補償コンデンサがある場合は、このリンギ ングは減衰されます。同様に、差動終端抵抗も設計に含める必要があります。 ボード の積層数およびレイアウト要件に応じて、差動終端抵抗値を選択してください。
図 4–46 に、ボード上でフライバイ・トポロジーを使用し、DIMM内で72Ω の代わり
に100Ωで終端した最初と最後のDDR3 SDRAMコンポーネントに見られる差動ク
ロックのHyperLynxシミュレーションを示します。
72Ωの代わりに100Ωで終端すると、ピーク・ツー・ピーク振幅が若干減衰します。
デザインを簡素化するため、DDR3 SDRAM UDIMMには、JEDEC仕様で概説されてい る終端をガイドとして使用し、シミュレーションを行って、DDR3 SDRAM UDIMMの 終端により最適な信号品質が得られていることを確認してください。
差動終端の値を選択するだけでなく、メモリ・クロックのトレース長も考慮する必 要があります。現在、アルテラのDDR3 UniPHY IPは、最初と最後のメモリ・コン ポーネント間にフライト・タイム・スキュー0.69 tCK以下をサポートします。アルテ ラのDDR3 UniPHY IPを使用してDDR3 SDRAMインタフェースを作成する場合は、メ モリ・クロックのフライト・タイム・スキューが0.69 tCKを超えていないことを確認 してください。UniPHY IPは、フライバイ・スキューとDQSスキューの組み合わせの 合計は、1クロック・サイクルの未満である必要があります。
DDR3 SDRAMコンポーネントのレイアウト・ガイドラインについて詳しくは、 4–63
ページの「DDR3 SDRAMインタフェースのレイアウト・ガイドライン」 を参照してく ださい。
図 4‒46. ボード上でフライバイ・トポロジーを使用し、最初と最後のコンポーネントにおいて 100Ωで終端 された DDR3 SDRAM DIMM の差動メモリ・クロック
DDR3 SDRAM のコマンドとアドレス信号
メモリ・クロック信号と同様に、DDR3 SDRAMコンポーネントを使用する際には、
コマンドとアドレス信号に対する終端抵抗を考慮する必要があります。ボードの積 層数およびレイアウト要件に応じて、終端抵抗値を選択してください。図 4–47 に、
ボード上でフライバイ・トポロジーを使用し、DIMM内で39Ωの代わりに60Ωで終 端した最初と最後のDDR3 SDRAMコンポーネントに見られるコマンドとアドレスの
HyperLynxシミュレーションを示します。
39Ωの代わりに39Ωで終端すると、最初のコンポーネントの信号（緑色の信号）で アイが閉じますが、最後のコンポーネントの信号（赤色の信号）には影響しません。
ディスクリートDDR3 SDRAMコンポーネントのデザインを簡素化するため、DDR3
SDRAM UDIMMにはJEDEC仕様で概説されている終端をガイドとして使用して、シ
ミュレーションを行い、DDR3 SDRAM UDIMMの終端により最適な信号品質が得られ ていることを確認してください。
メモリ・クロックと同様に、コマンドとアドレス信号がメモリ・クロックのフライ ト・タイム・スキューと合致するように、これらの信号のトレース長を考慮する必 要があります。
図 4‒47.
533 MHz 時の最初と最後の DDR3 SDRAM コンポーネントにおける、ボード上でフライバイ・トポロジー
を使用し、60 Ω で終端した DDR3 SDRAM コンポーネントのコマンドおよびアドレスのアイ・ダイアグラム
Stratix III、Stratix IV、および Stratix V FPGA
DIMMのStratix III、Stratix IV、またはStratix V FPGA 終端設定は、DDR3 SDRAMコン ポーネントにも適用されます。
表 4–18 では、Stratix IIIまたはStratix IV FPGAがメモリから読み出しを行っていると きのStratix IIIまたはStratix IV FPGA（レシーバ）のアイ・ダイアグラムにおける直列 スタブ抵抗の影響を比較します。
信号を減衰させるための15Ωのスタブ直列抵抗がない場合、 4–48ページの「DDR3
SDRAMコンポーネントのDQS、DQ、およびDM」 の書き込みアイ・ダイアグラムと
同様に、DDR3 SDRAMコンポーネントからドライブされるStratix IIIまたは Stratix IV FPGAのレシーバの信号は、DDR3 SDRAM DIMMによってドライブされる Stratix IIIまたはStratix IV FPGAのレシーバの信号より高くなります（図 4–42 ）。