[PDF] Top 20 J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
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J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
... ,計算能力,通信能力など の点でパフォーマン スが 低いため ,移動端末にかか る負荷が 小さい手法が 望まれ る.分散シ ステムの問題とし て , 端末の移動や ,トポロジーの変化に 伴うオーバヘッド を考慮し なければ ならない.更に ,無線チャネル の帯域幅 の空間再利用の観点など から ,クラスタ構成をすることによって ... 完全なドキュメントを参照
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J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7
... 図 2 制御経路と観測経路のタ イプ Fig. 2 Type of control and observation ...M の 出力端子から RA まで の観測経路を単一の制御信号からなるテストプ ランで 実現する経路とし て, type1 に加え , type2 , type3 の 経路も新たに 考え る( 図 ... 完全なドキュメントを参照
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J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5
... ETCDF 更新手続きを繰り返す. ETCDF 更 新 手 続 き( i 番 目 の 制 御 ス テップ を ETCDF に追加する手続き ) : i − 1 番目の制御ステッ プ まで の ETCDF を G i−1 とする. s i−1 , s i をそれ ぞれ , i − 1 , i 番目の制御ステップ に対応する F SM の状態とする. E ... 完全なドキュメントを参照
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J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... P 2 を M の 制 御経路, P 3 を M の 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M の応答を 連続し て PO で 観測できる.ほとんど ... 完全なドキュメントを参照
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J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9
... ISB-RISC に 対し , C ∗ (S) を 用いた テ スト 生成では , S に 比べ,より多くの故障が 検出可能となり,テスト 生成時間もそれぞ れ 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多くの故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト ... 完全なドキュメントを参照
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J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6
... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない.すなわち,ある 命令に先行して別の命令を実行する必要がある.提案 手法では,選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し,外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ... 完全なドキュメントを参照
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J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9
... ホールド 機能を考慮し た順序回路の部分スキャン 設計法 佐野ちいほ † 三原 隆宏 †† 井上 智生 ††† Debesh K. DAS †††† 藤原 秀雄 † A Partial Scan Design Method for Sequential Circuits with Hold Registers Chiiho SANO † , Takahiro MIHARA †† , Tomoo INOUE ††† , ... 完全なドキュメントを参照
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J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7
... T 2 を圧縮し たテスト 系列 T を生成することができる. また ,テ スト 系列 T 1 , T 2 に 示すよ うに ,テ スト 系 列において 0 又は 1 に値が 決定し ている箇所と X で ある箇所は ,すべてのテスト 系列について一定である. この 情報から 複数のテ スト 系列が 圧縮可能か 否かは , テ スト 系列中の値に ... 完全なドキュメントを参照
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J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
... 近 の 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ,同 期 周 期 L,通信路帯域幅の 逆数 g,パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る.本論文では ,デ ータ数 n の選 択 問題に 対し , p 個のプ ロセッサを 用いて BSP モデル上で任意の整数 d (1 < ... 完全なドキュメントを参照
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J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7
... 第 2 段階とし て各回路要素 に 対し て ,外部入力から 回路要素の入力へ任意の値を 伝達し ,また回路要素の任意の値を外部出力まで 伝達 できるテ ストプ ラン の生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり,外部出力で 直接値を観測するためのマ ルチプレ クサ( ... 完全なドキュメントを参照
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J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1
... にもかかわらず,両者の局所時計が 一致し ないならば , P i は partial reset を行い時計調整をやり直す. プ ロセッサ P i は , P i より早く時計調整を始めたす べてのプ ロセッサ,すな わ ち配 列 list に おいて P i よ り前にあるすべてのプ ロセッサの局所時計に 対し ,合 わせる,一致確認をする,または 無視し たとき,手続 き ... 完全なドキュメントを参照
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J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6
... 縮退故障のテスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照
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J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1
... 図 2 プロトコル HPP (プロセス i) Fig. 2 Protocol HPP for process ...値がど のプ ロセ スの 入 力 変数 val の 値と も 一致し な いことや ,あるプ ロセ スの入力変数の値がど のプ ロセ スの作業変数の値とも一致し ない可能性がある.そこ ... 完全なドキュメントを参照
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J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2
... ,もと の演算間の経路は共有し た演算器を通るループ となる. よって ,その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない .両立可能な 演算間の 経 路の 長さ , すなわちその経路上にある変数の数が 大きければ ,そ の うちいずれか ... 完全なドキュメントを参照
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J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る. c の G J は 無閉路であるので ,条件 1 より, c の各入力端子に 対し て, SoC の外部入力から 一つ以上の単純経路が 存 在する.更に 条件 3 より,各コアは 一つの 形状が 選択 され , G J ... 完全なドキュメントを参照
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J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1
... あらまし 本論文では,レジスタ転送レベルデータパスの組込み自己テスト方式( BIST)として,階層テス トに基づく test per clock 方式の BIST を提案する.この手法では,テストパターン生成器,応答解析器をテス ト対象回路の外部入力,外部出力のみに付加し,各組合せ回路要素に対して,データパスの経路を用いてテスト ... 完全なドキュメントを参照
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J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... あらまし 本論文では,階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でのテスト( at-speed ... 完全なドキュメントを参照
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J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照
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J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2
... RCG に対し て最小クリーク分割 [4] を行い,分割後の 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器の型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中の演算に 関す る共有集合に 対し , RCG と 同様のマージ を 行 う.演 ... 完全なドキュメントを参照
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J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8
... VLSI の大規模化,複雑化に伴い, VLSI のテスト はますます困難な問題となっており,テストの費用の 削減及びテストの質の向上が求められている.テスト 費用を示す評価尺度として,テスト生成時間やテスト 実行時間がある.また,テストの質を示す評価尺度と して,故障検出効率がある.故障検出効率は,回路の ... 完全なドキュメントを参照
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