FeRAM MRAM PTM
強誘電体膜を用いたキャ
パシタ サンドイッチ 相変化膜と抵抗素子
メモリセル材料 強誘電体膜 強磁性体膜 相変化膜
原理 分極の向きが保持される 磁化が平行、反平行で抵 抗値が変化する
膜の構造：結晶、アモル ファス構造で、抵抗値が変 化する
読み出し 分極の向きを検出する 書き込み 電圧の極性を変えて分極
の向きを反転させる
電流による磁界で磁化を反 転させる
発熱抵抗素子で膜を溶か し、結晶化、アモルファス化 させる
基本構造
抵抗値を検出する 強誘電体膜を用いたキャ
パシタ
強磁性体膜でトンネル膜を
FeRAM MRAM PTM
強誘電体膜を用いたキャ
パシタ サンドイッチ 相変化膜と抵抗素子
メモリセル材料 強誘電体膜 強磁性体膜 相変化膜
原理 分極の向きが保持される 磁化が平行、反平行で抵 抗値が変化する
膜の構造：結晶、アモル ファス構造で、抵抗値が変 化する
読み出し 分極の向きを検出する 書き込み 電圧の極性を変えて分極
の向きを反転させる
電流による磁界で磁化を反 転させる
発熱抵抗素子で膜を溶か し、結晶化、アモルファス化 させる
基本構造
抵抗値を検出する 強誘電体膜を用いたキャ
パシタ
強磁性体膜でトンネル膜を
表５−１ 開発が進む不揮発性メモリ
第５章 MRAM 技術
５．１ 序
５．１．１ MRAM 研究開発の歴史
近年、システム内蔵メモリの不揮発性化を図ろうとする動きがある。システム LSI がより高度化、
微細化を進める中で、低消費電力化も含めてその要求が高まってきている。特に携帯電話や デジタルカメラなどの携帯機器の広まりとともに、フラッシュメモリに代表される不揮発性メモリ が注目を集めている。これは携帯用途への HDD 適用の困難さ、フラッシュメモリのビットコスト の低減、MCP（Multi-chip-package）などのスペースファクタを小さくできるアセンブリ技術の普 及などによる。これに呼応するかのように、従来のフラッシュメモリをしのぐ、各種次世代不揮発 性メモリの技術開発競争が激しくなっている。
表５−１に近年研究開発されている不揮発性メモリの比較を示す。すでに不揮発性メモリと して実績を得ているデバイスとして、フローティングゲート構造の不揮発性メモリがある。本デ バイスはトランジスタ１素子で形成可能であり、大容量化ができる。しかし、フローティングゲー ト構造には、その構造から来る限界が存在する。
(1)高電界を用いて電子を絶縁膜トンネルさせる為、絶縁膜へのダメージが蓄積し、書 き換え（E/W）回数の限界がある。
(2)絶縁膜中の伝導トラップ順位を介在した微小なリーク電流の存在により、確率的に
1900年以前
磁気抵抗(MR)効果 MRAM開発
･AMR効果の観測
1960年〜
1970年〜
1980年〜
1990年〜
･GMR効果の観測
･TMR効果の観測(’75) ･MR膜を用いたMRAMの提案(’72)
･人工格子膜でGMR効果の観測(’88)
･GMRヘッド実用化(IBM,’91)
･スピンバルブ膜の開発(IBM,’9４) ･GMR膜を用いたMRAMの開発 (IBM,松下、東北大、’95)
･GMR膜を用いたMRAMの提案(’93)
･米DARPAプロジェクト開始(’96〜‘02)
･GMR素子を用いたMRAMの実用化 (Honeywell,’99)
･TMR膜を用いたMRAMの開発
(IBM,Motorola,’99)
･GMRヘッド実用化(IBM,’97)
･室温でMR比18%のTMR効果の観測 (東北大、’94) 1900年以前
磁気抵抗(MR)効果 MRAM開発
･AMR効果の観測
1960年〜
1970年〜
1980年〜
1990年〜
･GMR効果の観測
･TMR効果の観測(’75) ･MR膜を用いたMRAMの提案(’72)
･人工格子膜でGMR効果の観測(’88)
･GMRヘッド実用化(IBM,’91)
･スピンバルブ膜の開発(IBM,’9４) ･GMR膜を用いたMRAMの開発 (IBM,松下、東北大、’95)
･GMR膜を用いたMRAMの提案(’93)
･米DARPAプロジェクト開始(’96〜‘02)
･GMR素子を用いたMRAMの実用化 (Honeywell,’99)
･TMR膜を用いたMRAMの開発
(IBM,Motorola,’99)
･GMRヘッド実用化(IBM,’97)
･室温でMR比18%のTMR効果の観測 (東北大、’94)
表５−２
Magnetic-Tunnel-Junction
素子の研究歴史(3)消去及び書き込み時の高電圧が必須であり、微細化されても、スケーリングできな いファクタとして阻害している。
(4)微細化とともにメモリセルの活性領域幅が縮小され、読み出し電流を得ることがス ケーリングと共に困難になってきている。
また、同様で先行する不揮発性メモリである FeRAM については、
(1)インプリント特性により書き込みデータの変化が生じる
(2)読み出し後にリストア動作が必要であり、プレートドライブが必要となり、消費電流 が大きい。
(3)キャパシタ誘電体膜の劣化による書き換え回数の限界がある。
などの問題点があり、MRAM 同様に現在研究が進められている相変化メモリは、
(１)耐熱性に課題があり、高温動作で書き込みデータが変化する。
(2)隣接メモリセルからの熱ディスターブにより、データの消失が発生する。
の問題がある。これらに対し、MRAM は、従来のフローティングゲート型不揮発性メモリや FeRAM、相変化メモリと異なる特性を有する。
MRAM に 関 わ る 歴 史 的 背 景 を 表 ５ − ２ 、 表 ５ − ３ に 示 す 。 結 晶 異 方 性 に よ る AMR(Anomalous Magneto-Resistance)から、人工構造による GMR(Giant Magneto-Resistance) や TMR(Tunneling Magneto-Resistance)へと基本素子構造が改良されるにつれ、MR 比が上 がり、それらを用いた磁性体メモリが提案されてきた。特に 90 年代に入ってからは、GMR 効
GMR比=５%
GMR-MRAM TMR-MRAM
MR比
セル抵抗 セルアレイ 構成
セル抵抗=数〜数１０Ω セル抵抗低いため選択ゲート不可
→セル直列接続
TMR比=４０%
セル抵抗=数１０KΩ セル抵抗高いため選択ゲート可
→X・Y交点選択アレイ アレイ構成 ① セルNケ直列接続のため、
SNは=SNR(１セル)/N
② 非選択セル抵抗が直列に入る のでセルフレファレンス必須
① X・Y交点選択アレイでSNR高く、
② 一様なレファレンスレベルによる センスが可能
GMR:Giant Magneto-Resistance TMR:Tunneling Magneto-Resistance
WBL DL
SA BL
DL
SA WL
★他に１TMR-1Diodeなども可能
FM1 FM2 Cu
電流方向 FM1
FM2 Cu
電流方向 CoFe
CoFe AlO
電流方向
【TMR素子】
【GMR素子】
GMR比=５%
GMR-MRAM TMR-MRAM
MR比
セル抵抗 セルアレイ 構成
セル抵抗=数〜数１０Ω セル抵抗低いため選択ゲート不可
→セル直列接続
TMR比=４０%
セル抵抗=数１０KΩ セル抵抗高いため選択ゲート可
→X・Y交点選択アレイ アレイ構成 ① セルNケ直列接続のため、
SNは=SNR(１セル)/N
② 非選択セル抵抗が直列に入る のでセルフレファレンス必須
① X・Y交点選択アレイでSNR高く、
② 一様なレファレンスレベルによる センスが可能
GMR:Giant Magneto-Resistance TMR:Tunneling Magneto-Resistance
WBL DL
SA BL
DL
SA WL
★他に１TMR-1Diodeなども可能
FM1 FM2 Cu
電流方向 FM1
FM2 Cu
電流方向 CoFe
CoFe AlO
電流方向
【TMR素子】
【GMR素子】
表５−３
GMR
とTMR
素子の特性果を用いた M-bit レベルの MRAM が試作されたが、結局、実用化に至っていない。この理由 は、GMR 効果が５％程度と小さい上に、金属面内の伝導電流を使用するためセル抵抗が低 いためセル選択 Tr を設けられず、セルを直列接続にせざるを得ないことにより S/N が低下し アクセスタイムが大きく、消費電力が大きいことであった。
これに対し、TMR（Tunneling Magneto-Resistance）効果は ７０年代より知られていたが、１９ ９４年に室温動作が実現し、これを用いた MRAM の研究が米国 DARPA の主導のもとに１９９５ 年より IBM、Motorola、Honeywell 社などにより進められた。２０００年２月のＩＳＳＣＣには、ＩＢＭ と Motorola より、この成果がそれぞれ 1Kb，512b の MRAM アレイ動作として発表され、ここで 初めて広く半導体の世界にも MRAM の存在が知られるようになり、その完成度の高さと相俟っ て衝撃的なインパクトを与えており、現在に至っている。TMR 構造は、４０％に上る TMR 比と、
トンネル膜をよぎる電流に対するセル抵抗値が数 10KΩと比較的高いことにより、上記の GMR 構造の欠点を解決できる性質を持っており、セル選択用 MOS-Tｒと共に集積化しやすく動作 マージンも大きい。このため MRAM 実用化の本命技術として、２０００年以降、上記 IBM、
Motorola を始め、東芝、NEC、SONY など日本各社や Infineon などの海外メーカを含めて、俄 然開発競争が激化してきている。
スピン平行
a1 (1-a1) a2 (1-a2)
トンネル効果
Gp (=1/Rp) ∝ a1･a2 + (1-a1）･(1-a2)
スピン反平行
a1 (1-a1) (1-a2) a2
トンネル効果
Gap (=1/Rap) ∝ a1･(1-a2) + (1-a1）･a2
＞
電流
絶縁膜 スピン平行 強磁性体
a1 (1-a1) a2 (1-a2)
トンネル効果
Gp (=1/Rp) ∝ a1･a2 + (1-a1）･(1-a2)
スピン反平行
a1 (1-a1) (1-a2) a2
トンネル効果
Gap (=1/Rap) ∝ a1･(1-a2) + (1-a1）･a2
＞
電流
絶縁膜 強磁性体
図５−１ TMR(Tunneling Magnetoresistive)現象
５．２ MRAM 原理
５．２．１ 動作原理
磁性体の磁化の方向によって物質の抵抗が変化する現象を MR(Magneto Resistive)効果と 呼び、動作原理によりさらに分類される。そのひとつである TMR(Tunneling Magneto Resistive) 現象が常温でも高い MR 比（磁性体の磁化による抵抗比）を持つことが確認され、MRAM 向け の素子として研究されている。
TMR 現象は磁性体に挟まれた絶縁膜を流れるトンネル電流の大きさが、磁性体の磁化によ って定められた電子のスピンの向きにより変化する現象である。磁性体内のスピン電子が取り 得る状態数が磁化の向きによって異なるため、磁化の向きが絶縁膜の両側の磁性体で同じ方 向を向いている場合、トンネル電流は大きくなり、磁化の向きが逆方向である場合は小さくなる。
（図５−１）この現象を利用し、磁性体の磁化の向きを変化させトンネル電流を流れる電流の大 きさ（抵抗）を検出することで記憶装置として用いることが可能である。
高密度のメモリを実現するためには、２次元アレイ状にセルを配置することが望ましい。強磁 性体には結晶構造や形状などにより磁化しやすい方向（エネルギーが低い状態）があり、この 方向を磁化容易軸(Easy Axis)と呼ぶが、メモリの保持状態としてはこの方向を保つ。これに対 し磁化しにくい方向は磁化困難軸(Hard Axis)と呼ばれる。磁化の方向を反転させるには磁化 容易軸に対し磁化と反対の方向に磁場を与えて磁化の向きを変える。この時に磁化困難軸方 向に磁場を与えると、磁化困難軸方向に磁場が無い場合に比べ磁化容易軸方向の磁場が小 さくても磁化の向きが反転することが知られている。磁化容易軸方向と磁化困難方向の磁場の
③
Hｈ He
０
①
②
④
Hx,Hy同時印加の場合の磁化状態 Asteroid曲線（RLG方程式より）
・Asteroidの内側はヒステリシスを有する過渡遷移状態 ・Asteroidの外側は２値状態に相当する安定状態 Hｈ
① He
Free-layer Element
HBL Ｍ
HBL Ｍ He
Ｍ
Hｈ Ｍ Easy-Axis方向磁化の様子
Hard-Axis方向磁化の様子
③
Hｈ He
０
①
②
④
Hx,Hy同時印加の場合の磁化状態 Asteroid曲線（RLG方程式より）
・Asteroidの内側はヒステリシスを有する過渡遷移状態 ・Asteroidの外側は２値状態に相当する安定状態 Hｈ
① He
Free-layer Element
HBL Ｍ
HBL Ｍ He
Ｍ
Hｈ Ｍ Easy-Axis方向磁化の様子
Hard-Axis方向磁化の様子
図５−２ アステロイド曲線とヒステリシス特性
大きさと、磁化反転のしきい値の関係を図示すると、概念的に図５−２のようなアストロイド曲線 を描く。
したがってメッシュ状配線の交点に磁性体を配置し、X 方向と Y 方向の配線から特定の配 線を選んで電流を流すと、磁化困難軸方向と磁化容易軸方向の両方に磁場がかかる交点位 置のセルのみ書き込みを行い、その他の多数のセルはしきい値を超えた磁場がかからず書き 換えが起こらないようにすることができる。このようにして２次元的なアレイへの書き込みを実現 する。また書き込む際、絶縁膜の両側にある磁性体のうち片側の磁性体のみ磁化方向を変化 させるために、もう一方の磁性層の磁化を反強磁性体などによって固定しておく方法をスピン バルブと呼ぶ。読み出しは、TMR 素子に流れる電流を参照セルと比較するなどの方法で検出 する。
５．２．２ MRAM メモリセル
ISSCC2000･2001 にて発表された MRAM セルの模式図を図５−３に示す１−３）。セルはスピン バルブ化した TMR 素子を使い、読み出しのスイッチ素子としてトランジスタを使っている。信号 配線は読み出しと書き込みに使うビット線(BL)、読み出し時にトランジスタをオンにするワード 線(WL)、書き込み時に電流を流すディジット線(DL)があり、その他にトランジスタのソース線が ある。書き込み時には、DL と BL に電流を流し、目的とするセル位置に合成磁場を発生させて 磁性体の向きを制御する。 読み出し時には WL に電圧をかけ、トランジスタをオンにする。
IBL
IDL
①
②
③
④
ビット線（BL）
ディジット線（DL）
TMR素子
α 2~3α 磁化方向
ワード線（WL）
活性領域(n+) IBL
IDL
①
②
③
④
ビット線（BL）
ディジット線（DL）
TMR素子
α 2~3α 磁化方向
ワード線（WL）
活性領域(n+)
図５−３
MRAM
メモリセル模式図n P n
(Read) WL （OFF)
Digit Line (Write WL) Bit Line
HDL データにより電流方向が変化
HBL TMR膜
n P n
ON
TMR膜の抵抗により電流変化
WRITE READ
n P n
(Read) WL （OFF)
Digit Line (Write WL) Bit Line
HDL データにより電流方向が変化
HBL TMR膜
n P n
ON
TMR膜の抵抗により電流変化
WRITE READ
図５−４
MRAM
メモリセルの書き込みと読み出し
MTJ、トランジスタを介して BL からソース線に電流が流れるが、TMR 素子のスピンの向きに よって流れる電流の大きさが異なる。(図５−４) この電流を参照セルと比較しメモリの内容が H であるか L であるかを判定する。この際流れる電流は書き込み時に流れる電流に比べずっと 小さいため磁性体の磁化の向きは変わらない。すなわち、非破壊読み出しが可能である
５．２．３ MRAM 特性
MRAM の有する特性としては、以下のような項目が考えられる。
(1)不揮発性
メモリセルが有する基本特性としてメモリセルに蓄積される情報は不揮発性を 示す。相互の磁区においては、それらの結合により安定な状態を維持することが できる。
(2)高信頼性
データの保持がメモリセル中の磁区の向きにより、データの反転には、磁区の反 転という形で誘導され、それらの磁区の回転については、劣化が伴わない。従っ て、書き換え回数の制限はほとんどない。
また、磁区の回転で誘導されたデータの保持については、磁区個々の間の磁場 結合により同一方向に固定される性質を有する為、完全 2 値状態を維持できる事 が可能である。従って、外部よりディスターブが生じる場合でも磁区反転の境界条 件を越えない限り、データが反転することは生じにくく、長期間安定的に状態を維 持できる。
(3)高速ライト
メモリセル中の磁区の反転動作に要する時間は、１ns 以下と言われている。従っ て、実際のメモリ動作としては、メモリセルのデコード、磁区回転磁場発生の為の 電流発生に要する時間を含めたメモリアクセスの観点でライト速度が決定される。
これは、他の不揮発性メモリでは得られない特性である。
(4)低消費電力
MRAM は、ライト時にビット線及びディジット線に電流を流す為、その消費電流の 大きさが懸念されるが、上記のように磁区の反転に要する時間は極僅かな為、実 際に消費される電力はそのビット当りに換算するとかなり小さくなる。また、リード動 作については、ワード線のレベルをフラッシュメモリや DRAM のように昇圧する必 要がない為、低電力リードが可能である。図５−１に各種不揮発性メモリのアクセ ス速度と消費電力の比較を示す。
(5)リード/ライト別経路
MRAM では、ライト系には、ディジット線とビット線に電流を流し、その電流は直接 メモリセル内を流れることがない。また、リード系は、微弱なビット線電流を検出す る。ここで、リード系のビット線を分離引き出すことができれば、ライト経路／リード 経路を完全分離することが可能となり、リード／ライト同時動作が可能なメモリセル となる。
(6)ロジックプロセスコンパチブル
低温化プロセスにより、最先端の高ロジック性能／高ロジック密度を生かしたプロ セスプラットフォームとの融合が可能になり、CPU と主記憶メモリが同一チップ上 に混載されるシステム LSI の構築が容易になる。
100
10
1
0.1
10us 1ms 1s
FeRAM
低消費 SRAM ePTM
eMRAM eSRAM
NOR-FLASH
1Mビットをライト/リードする時間
1Mビット当りのライト/リード消費電力量
NAND
μWh
DRAM
100us 10ms 100ms 10s
ランダムライト/リード基本
（NANDはシリアルリード。
FLASHは消去含めず。
PTMライトは3mA/セル仮定）
100
10
1
0.1
10us 1ms 1s
FeRAM
低消費 SRAM ePTM
eMRAM eSRAM
NOR-FLASH
1Mビットをライト/リードする時間
1Mビット当りのライト/リード消費電力量
NAND
μWh
DRAM
100us 10ms 100ms 10s
ランダムライト/リード基本
（NANDはシリアルリード。
FLASHは消去含めず。
PTMライトは3mA/セル仮定）
図５−５ 各種不揮発性メモリのフィルレートと消費電力量
５．３ 高性能／高信頼システム LSI 混載 MRAM コア技術
５．３．１ イントロダクション
MRAM はエンデュランスフリー、リテンションフリーの高信頼不揮発性メモリでありながら RAM でもあり、ユビキタスコンピューティング社会における携帯機器でのユニバーサルメモリと しての期待も高い。この為、低電圧状態での高速動作が要求される。本構成は、MRAM を 1.2V の低電圧で高速に動作させることにより、また、低電圧で高速動作させる手法として、メモ リアレイノイズを最小限化するフォールデッドビット線アーキテクチャ及び、相補型カレントアン プとライトビット線電流発生回路等を提案する。
５．３．２ フォールデッドビット線アーキテクチャ
図５−６に、システム LSI に適用される MRAM モジュールの構成例を示す。 モジュールは、
４個の 256K ビットのサブブロックに分割され、さらに４個の 64K ビットのサブアレイに分割されて おり、2 個の 64K ビットサブアレイを挟むように階層ロウデコーダが配置され、メインワード線が 3
Redundancy Fuse Elements
64 Column Select Lines(CSL) (4th Cu layer)
128 Main Word Lines(MWL) (3rd Cu layer)
R o w /C o l. D e c o der
I/O
16M b it Me mo ry A rra y 16M b it Me mo ry A rra y
I/O
Reference Voltage Generator
Col. Dec. Col. Dec.
R o w D e c o der
Center Control Circuit 256Kb
256Kb
256Kb 256Kb
64Kb 64Kb
Redundancy Fuse Elements
64 Column Select Lines(CSL) (4th Cu layer)
128 Main Word Lines(MWL) (3rd Cu layer)
R o w /C o l. D e c o der
I/O
16M b it Me mo ry A rra y 16M b it Me mo ry A rra y
I/O
Reference Voltage Generator
Col. Dec. Col. Dec.
R o w D e c o der
Center Control Circuit 256Kb
256Kb
256Kb 256Kb
64Kb 64Kb
図５−６
MRAM
モジュール構成層目の Cu 配線で配置されている。 端部に制御回路とコラムデコーダ、基準電位発生回路が 配置されている。 コラムデコーダも階層化されており。コラムセレクト線が 4 層目の Cu 配線で 配置され、各サブブロックにおけるライト及びリードを制御する。 基準電位発生回路は、ライト 時のディジット線（ライトワード線：WWL）とビット線電流を制御する基準電位を発生させる。
図５−７は、MRAM メモリセルの断面構造及び図５−８は、平面レイアウト図面を示している。
1 個の MTJ 素子と 1 個の選択トランジスタで構成される MRAM メモリセルのソース線は、
0.13
µ
m 世代での LSI 形成技術で標準的に形成される CoSi2 によりサリサイド化された拡散層 で形成されている。また、書き込み磁場を発生させるライトワード線（WWL0）とリード時の読み 出し線と書き込み時に WWL0 の発生磁場と直交する磁場を形成するビット線（BL0）は、1 層目 と２層目の Cu 配線により形成され、MTJ 素子は、その間に形成される。ワード線（WL0）をゲー ト電極とする選択トランジスタのドレインから配線層に引き上げられたノードはストラップ（ST）に より MTJ 素子は WWL0 直上に形成される。MTJ 素子の上部電極はビア TV によりビット線に 接続される。
WWL1
WL2 WL3
BL0 (2nd C u)
WWL0 WL0
Psub
WL1 MTJ
V1
TV
n+
n+ n+
(SL)
n+
n+
(SL) Iso-
lation
Iso- lation LI
(1st Cu)
WWL : Write Word Line WL : Read Word Line SL : Source Line V2
n+ diffusion/Co-salicide
WWL1
WL2 WL3
BL0 (2nd C u)
WWL0 WL0
Psub
WL1 MTJ
V1
TV
n+
n+ n+
(SL)
n+
n+
(SL) Iso-
lation
Iso- lation LI
(1st Cu)
WWL : Write Word Line WL : Read Word Line SL : Source Line V2
n+ diffusion/Co-salicide
図５−７
MRAM
メモリセル断面構造WWL0 WWL1
WL2 WL3
BL0
WL0 WL1
MTJ
n+/C oSi BL1
BL2
V1/V2
(SL)
LI
n+/CoSi (SL) MC0
MC1
WWL0 WWL1
WL2 WL3
BL0
WL0 WL1
MTJ
n+/C oSi BL1
BL2
V1/V2
(SL)
LI
n+/CoSi (SL) MC0
MC1
図５−８ MRAMメモリセル平面構造
この時、拡散層で形成されるソース線（SL）は、メモリアレイの外部で GND に接続されるが、
SL に流れ込む電流は、SL に電位降下を引き起こし、メモリセルのソースノード電位の浮き上が りを生じさせる。この電位浮き上がりは、MTJ 素子両端の電界を阻害し、メモリセル電流を小さ
Dummy Cell
RWL0 Cell Array
S.A.
SL WL0
BL0 BL1 n+ diffusion
n+ diffusion
WL1
RWL0 Cell Array
S.A.
MTJ
WL SL
BL0 BL1 RBL
Dummy Cell
n+ diffusion
Dummy Cell
RWL0 Cell Array
S.A.
SL WL0
BL0 BL1 n+ diffusion
n+ diffusion
WL1
RWL0 Cell Array
S.A.
MTJ
WL SL
BL0 BL1 RBL
Dummy Cell
n+ diffusion
（a）オープンビット線とダミーコラム （b）フォールデッドビット線とダミーロウ
図５−９ オープンビット線とフォールデッドビット線構成 くさせる効果として働く。
通常、MRAM メモリアレイのリード構成としては、図５−９(a)に示すようなオープンビット線方 式によるダミーメモリセル構成（ダミーコラム方式）との比較動作を行う。ダミーメモリセル配置に 関し、アクセスされるメモリセルとダミーメモリセルの WL を共通にするが、この場合、SL 抵抗に よりアクセスメモリセルとダミーメモリセルとの間で SL 抵抗による SL 電位浮き上がりに差が生じ る。この差はメモリアレイ規模が大きくなればなるほど影響が大きく、流れるアクセスメモリセル 電流とダミーメモリセル電流の差が小さくなる程、センスアンプによる増幅動作が遅れ、最後に は読み出し不可能となる。これに対し図５−９(b)に示す本構成におけるフォールデッドビット線 構成（ダミーロウ方式）によれば、ダミーメモリセル配置に関し、アクセスされるメモリセルとダミ ーメモリセルの BL を隣接配置にし、この 2 本の BL を相補動作させる。フォールデッドビット線 構成によれば、アクセスされるメモリセルを活性化させるワード線とダミーメモリセルを活性化さ れるワード線を同時に活性化させ、各々のメモリセルから流れるメモリセル電流を比較する。こ れらメモリセル電流は SL に流れ込むが、両者間における SL 抵抗値は拡散層距離が等距離に 保たれる為にほぼ同じ値となり、SL 抵抗によるメモリセルのソース電位の浮き上がりレベルが 同等になる為、メモリセル電流の受ける影響が同等となり動作マージンを向上させることができ る。
図５−８は、図５−９（b）のフォールデッドビット線構成におけるメモリセル部の平面レイアウト 図面を示している。MTJ 素子は、WWL と BL のクロスポイント部に配置されており、WWL に流 れる電流の発生する磁場と双方向に BL を流れる電流の発生する磁場とが直交することで MTJ 素子中のフリー層内の磁区の向き制御する。BL によりリード時に MTJ 素子を選択するた
BL
WWL MTJ
MTJ
図５−１０ MRAMメモリセル構造写真
BL 毎に交互配置となる。SL はトランジスタのソースを接続するように WWL の直下に配置され、
アレイの外側まで、引き出され GND に接続される。メモリセル面積は 0.81
µ
m2 である。図５−１０（a）は MTJ 素子形成後の SEM 像と図５−１０（b）は断面構造を示す。MTJ 素子形 状はエンドドメインの少ない楕円形を示しておりスッチング磁場の不必要な増大を防ぐ。また、
断面構造にける WWL 上面と MTJ 素子間、MTJ 素子間と BL 下面との距離は小さく、WWL と BL の配線が発生する磁場の MTJ 素子への伝達効率を向上させ、MTJ 素子のスイッチングに 要する配線電流を低減させている。また、層間を薄く形成することで、2 層目のメタルとなる BL と 1 層目のメタルとなる WWL の層間距離を通常の 0.13um ロジックプロセスと同等にでき、既 存のロジックプロセスとのコンパチビリティを維持できる。
５．３．３ リード手法
ダミーロウ方式を伴うフォールデッドビット線構成におけるリードパスを図５−１１に示す。ダ ミーメモリセルはダミーWL で制御されるダミーロウに配置される。リード時 WL の活性化により BL に接続されるメモリセルが接続する BL と相補構成にある BL に接続されるダミーメモリセル がダミーWL の活性化により同時に活性化される。これらのアクセスメモリセルとダミーメモリセ
MTJ CSL
WL0
WWL0
Reference Cell Area Normal
Cell
Area WL1
Dummy WL0
Dummy WL1 Dummy WWL
Dout 0 Dout 1 S.A.
S.A.
SL(n+/CoSi)
BL3 BL2 BL1 BL0 RDB<0>
/RDB<0>
RDB<1>
/RDB<1>
MTJ
(0) (1) (1) (0)
Dout 3
WL Driver WWL Current Source
Pre-charge (to Vpre )
Bus Swap Switch PCG
BL Current Source/Sink BL Current Source/Sink
255
0
256 0
513
0
255 0
SL(n+/CoSi) Vcc=1.2V
RDB: Read Data Bus
MTJ CSL
WL0
WWL0
Reference Cell Area Normal
Cell
Area WL1
Dummy WL0
Dummy WL1 Dummy WWL
Dout 0 Dout 1 S.A.
S.A.
SL(n+/CoSi)
BL3 BL2 BL1 BL0 RDB<0>
/RDB<0>
RDB<1>
/RDB<1>
MTJ
(0) (1) (1) (0)
Dout 3
WL Driver WWL Current Source
Pre-charge (to Vpre )
Bus Swap Switch PCG
BL Current Source/Sink BL Current Source/Sink
255
0
256 0
513
0
255 0
SL(n+/CoSi) Vcc=1.2V
RDB: Read Data Bus
図５−１１ ダミーロウ方式を用いるアレイ構造
ルを介して流れる電流はコラム選択線（CSL）を介してリードデータバス（RDB）に伝達され、セ ンスアンプ（S.A.）をもって増幅し、出力される。本構成においては、ダミーメモリセル内の情報 を利用してメモリセルの有する抵抗値の大きい側（Rmax）の引き起こす電流（Imin）と抵抗値の 小さい側（Rmin）の引き起こす電流（Imax）の中間電流を発生させてセンスアンプの増幅動作 に用いるリファレンス電流とする。ここで、本構成においては、リファレンス電流を（Imax＋Imin）
／2 と設定する為に、隣接する 2 組のフォールデッドビット線ペアに属するダミーメモリセルの データをそれぞれ Rmax と Rmin と設定し、読み出された電流を RDB 上でメタル配線によりシャ ントすることで生成する。従って、CSL で選択されるビット線ペアは 2 組（ビット線４本）が同時に 選択される。また、ビット線に接続されるメモリセルが WL アドレス交互で BL アドレスが異なる 為、RDB には、データスワップ用のスイッチが配置され、入力されるアドレスに従って切り替え られる。これにより常にリファレンス電流がメタル配線により短絡された RDB 側を流れ、後に述 べるセンスアンプ構成を容易にする。
図５−１２は、センスアンプ構成を示す。相補データバスを構成する RDB と/RDB は、基準電 圧（Vref）がゲート電極に入力する NMOS トランジスタに入力され、出力側がカレントミラーを構 成し、次段に電流を伝達する。この時、Vref は、RDB 及び/RDB の電位が過度に上昇しないよ
Vref /SE
/RDB or RDB
RDB or /RDB Sout
Vref
SE /Sout
Amp Dout
Vref /SE
/RDB or RDB
RDB or /RDB Sout
Vref
SE /Sout
Amp Dout
図５−１２ 電流センスアンプ
2 3 4 5 6 7 8 9 10 11
128 256 384 512
Length of n+/CoSi Source Line
Sense Access Time (tSA) [ns]
Conventional (dummy Column) FSCW
(dummy Row) Read Error
This work
(32K) (64K) (96k) (128k)
Sub array size
[Number of Cells connecting SL]
32 64 2 3 4 5 6 7 8 9 10 11
128 256 384 512
Length of n+/CoSi Source Line
Sense Access Time (tSA) [ns]
Conventional (dummy Column) FSCW
(dummy Row) Read Error
This work
(32K) (64K) (96k) (128k)
Sub array size
[Number of Cells connecting SL]
32 64
図５−１３ ソース線長とアクセス時間の関係
き起こさない電位に抑えられている。RDB 側に流れる電流及び/RDB 側に流れる電流は次段 で電源側から流入する電流と GND 側に流出する電流として組み合わされ結果を出力電位とし て I-V 変換を行い、2 段目のアンプに伝達し、後段の論理回路が動作できる論理レベルに増 幅させる。
10ns 12ns 14ns 16ns 18ns 1.2V
0V 0.6V
tC=7.0ns WL
BL
Sout /Sout
Dout CSL
tRA=5.1ns PCG
Sense Bit Line Pre-charge
and WL activation
Data Bus Equalize
10ns 12ns 14ns 16ns 18ns
1.2V
0V 0.6V
tC=7.0ns WL
BL
Sout /Sout
Dout CSL
tRA=5.1ns PCG
Sense Bit Line Pre-charge
and WL activation
Data Bus Equalize
図５−１４ リード波形
図５−１３は、ダミーコラム方式を伴うオープンビット線構成とダミーロウ方式を伴うフォール デッドビット線構成についてのメモリアレイ規模に伴う SL に接続するメモリセル数とリード時間 の関係を示す図である。ダミーコラム方式においては、メモリアレイ規模が大きくなるに伴い拡 散ソース線の SL 抵抗値が増大し、リード時間の増加を招き、接続されるメモリセル数が 128 個 レベルを越えると読み出しが不可能になる。これに対し、ダミーロウ方式を伴うフォールデッド ビット線構成においては、メモリアレイ規模が大きくなってもリード時間はほとんど増加しない。
図５−１４はリード波形のシミュレーション結果を示す。多分割メモリアレイ上にメモリアレイ 間で共有的に配置されるコラム選択線（CSL）の活性化により、GND レベルに設定されている ビット線がプリチャージされ、BL レベルは Vref−Vth レベルにプリチャージされ始める。この時、
プリチャージ初期にプリチャージ電流を増幅させ高速にプリチャージさせる。同時に WL が活 性化され、アクセスメモリセルとダミーメモリセルが活性化され、BL から電流を SL に流すとメモ リセルが流している電流がセンスアンプに伝達され、センスアンプ活性化信号（SE）の活性化 により 1 段目のカレントアンプで増幅された Sout、/Sout ノードが 2 段目のアンプに入力され、
論理レベルに増幅された後出力される。
５．３．４ ライト手法
ライト時には、WWL に電流を流すとともにビット線に流す電流の向きにより MTJ 素子の磁 区の向きを制御する。図５−１５は、この時のライト制御回路を VDD=1.2V という低電圧での動
Write BL Timing Gen.
CSL
WDT CSL
Memory /WDT Array BLVref
Iref
Reference Voltage Generator
Write Timing Gen.
n1 n2
p1 p2
?PL
?NL
?PR
?NR :Vcc=1.2V
CSL
?PL
?NR
I (WWL)
I (BL)
BLVref < Vcc
Switching magnetization tC(Write) MWL
Write BL Timing Gen.
CSL
WDT CSL
Memory /WDT Array BLVref
Iref
Reference Voltage Generator
Write Timing Gen.
n1 n2
p1 p2
?PL
?NL
?PR
?NR :Vcc=1.2V
Write BL Timing Gen.
CSL
WDT CSL
Memory /WDT Array BLVref
Write BL Timing Gen.
CSL
WDT CSL
Memory /WDT Array BLVref
Iref
Reference Voltage Generator
Write Timing Gen.
n1 n2
p1 p2
?PL
?NL
?PR
?NR Iref
Reference Voltage Generator
Write Timing Gen.
n1 n2
p1 p2
?PL
?NL
?PR
?NR :Vcc=1.2V
CSL
?PL
?NR
I (WWL)
I (BL)
BLVref < Vcc
Switching magnetization tC(Write) MWL
CSL
?PL
?NR
I (WWL)
I (BL)
BLVref < Vcc
Switching magnetization tC(Write) MWL
図５−１５ ライト構成
ランジスタで構成されるライトドライバが配置される。これら PMOS と NMOS トランジスタの活性 の組み合わせにより BL 中の電流の向きを制御する。PMOS トランジスタ側はスイッチ機能のみ を有し、ライト電流の電流値を制御しているのは NMOS トランジスタ側となる。NMOS トランジス タの電流値制御は、NMOS トランジスタのゲート電極への入力電位となるφNL/φNR が活性 化された場合に短絡される BLVref を介して Reference-Voltage-Generator 部の出力であるダ イオード接続された NMOS とカレントミラーを構成し、Iref 値の整数倍となるビット線電流を生成 することが可能である。これらの制御には、ライトデータ（WDT）と多分割されたメモリアレイ上に 共有的に配置されたコラム選択線（CSL）の入力により行われ、各々必要なライトパルス発生が 行われる。図５−１５(b)には、各ライトパルスの発生を示す。CSL はコラム選択のアドレスを決め るとともにライトパルス幅を決める機能を有する。CSL 信号を元にまず PMOS 側を活性化させ、
BL をプリチャージした後、NMOS 側を活性化させ、定電流を印加する。本回路構成は、WWL 側に流れる電流についても同様に発生され、BL 電流を流す為の NMOS 側の活性化に先立っ て WWL 電流（I(WWL)）を活性化させる。
５．３．５ 試作モジュール
図５−１６にモジュール写真を示す。モジュールは、64KB 単位でのサブブロックに分割され、
各々にライト回路とリードアンプが配置され、ロウデコーダを中心に各々2 個の 64KB サブブロ ックが配置される。 各々の 64KB サブブロックからは、メイン IO 線を介してメモリセルデータが コラムデコーダ（Col. Dec.）により選択され、モジュール外部に出力される。また、モジュールで は、内部電源を使用することはなく、ライト／リード時に使用される基準電圧発生回路部の面 積は小さい。
C o l. D ec.
Row Decoder
VREF G e ner a to r
C o l. D e c .
64Kb Sub-Array
C o l. D ec.
Row Decoder
VREF G e ner a to r
C o l. D e c . C o l. D ec.
Row Decoder
VREF G e ner a to r
C o l. D e c .
64Kb Sub-Array
図５−１６ モジュール写真
Technology
Chip Size
0.13
n+ diffusion source with Co-salicide
Supply Voltage
Operating Frequency (read/write)
Organization Cell size
TMR size 0.26 x 0.48 2
1.40 x 2.77 = 3.88 mm2 1.2V only
1.14 x 0.72 = 0.81 2
64 K word x 16 bit
100 MHz (no-wait) / 143MHz(1-wait)
Pd 60mW (100MHz write cycle)
Technology
Chip Size
0.13 um CMOS, 4Level Cu technology n+ diffusion source with Co-salicide
Supply Voltage
Operating Frequency (read/write)
Organization Cell size
TMR size 0.26 x 0.48 um2 1.40 x 2.77 = 3.88 mm2 1.2V only
1.14 x 0.72 = 0.81 um2
64 K word x 16 bit
100 MHz (no-wait) / 143MHz(1-wait)
Pd 60mW (100MHz write cycle)
Technology
Chip Size
0.13
n+ diffusion source with Co-salicide
Supply Voltage
Operating Frequency (read/write)
Organization Cell size
TMR size 0.26 x 0.48 2
1.40 x 2.77 = 3.88 mm2 1.2V only
1.14 x 0.72 = 0.81 2
64 K word x 16 bit
100 MHz (no-wait) / 143MHz(1-wait)
Pd 60mW (100MHz write cycle)
Technology
Chip Size
0.13 um CMOS, 4Level Cu technology n+ diffusion source with Co-salicide
Supply Voltage
Operating Frequency (read/write)
Organization Cell size
TMR size 0.26 x 0.48 um2 1.40 x 2.77 = 3.88 mm2 1.2V only
1.14 x 0.72 = 0.81 um2
64 K word x 16 bit
100 MHz (no-wait) / 143MHz(1-wait)
Pd 60mW (100MHz write cycle)
表５−４ モジュール緒言
表５−４に緒言を示す。メモリセル製造工程以外は、全てロジックプロセスプラットフォームで 形成され、ロジックゲート部のトランジスタパフォーマンスに関する熱処理工程通過に伴う劣化 はない。また、1.2V 単一電源での動作が可能であり、フラッシュメモリのような高電界を必要と せず、ロジックゲート部の IO 系回路部におけるゲート酸化膜厚も 2.5V 系もしくは 3.3V 系に調 整されることが可能であり、特に高速 IO 系の I/F を有するチップにおいては、有効である。
５．４ 高機能携帯機器システム LSI 混載 MRAM コア技術
５．４．１ 高性能携帯機器応用
MRAM は、書き込み及び読み出し経路が異なる。また、メモリセル特性として不揮発性を 有している為、下記のように高機能化する携帯機器の内蔵メモリとして期待される。
(1)インスタントオン PC 用メインメモリ
ユビキタス社会における携帯型パーソナルコンピュータは、いつ如何なる時間/
場所においても即時始動が求められ、同時に、状況の急変にあわせ、電源の遮 断が求められる。このような動作要求に対し、MRAM をメインメモリとして用いれば、
現在のように始動時にハードディスクからデータ転送する必要がなく、スイッチ動 作のみでソフトウェアの使用が可能になる。（インスタントオン）また、電源遮断に ついても、使用データなどのハードディスクへの転送が不要になり、即時遮断が 可能である。現在、フラッシュメモリがこれらの用途に使用される場合があるが、デ ータの書き込み時間が長い上に書き込み電流が大きいこともあり、十分な要求を 満たしていない。
図５−３１ クロスポイントメモリセルアレイ構成
（NEC プレスリリースより）
大容量メインメモリに対応する為、図５−３１に示すようなクロスポイントメモリセルアレ イ構成１０）により、１ビットあたりのメモリセル面積を削減し、メモリ密度を向上させるが、
本構成の場合には、非選択メモリセルを介してリーク電流が流れる為、選択メモリセル の読み出し電流を阻害してしまう。
(2)システムＬＳＩ用ユニファイドメモリ
高機能携帯機器向け動作制御用メモリとして以下のような特性を有することができる。
（A）中速程度のＣＰＵの動作に高性能が要求され、また、制御命令の取り出し／ストア に高速が要求される。これに対応する為に 2 次キャッシュ、メインメモリとして、数十 MHz 動作に耐えられる。
（B）電源投入後すぐに制御データをインボークでき（インスタントオン）、動作中断時に 瞬時に電源をオフしてもデータが破壊されず、動作途中で瞬時に動作停止状態に入 っても動作状況の保全が要求される。 また、ビット当りのライトに関する消費電力が非 常に小さく、特に長期活動に有利である。
しかし、蓄積データの 1/0 を示す信号比が小さく、携帯機器動作においては、動作 電源電圧の変動や、リード/ライト同時動作におけるメモリアレイが受けるノイズにより、
そのリード動作が不安定になる可能性がある。特に、MRAM メモリセルの場合には、デ ータの １ と ０ における MTJ 素子の抵抗比が小さく実質的に MTJ 素子に電圧の印 加されているリード状態においては、20〜30％程度が有効な抵抗比として与えられる。
この時、メモリアレイにノイズ成分が影響すると、それは、MTJ 素子の有効抵抗比の損 失という形で読み出しマージンを低下させる。
５．４．２ セルフリファレンスセンス手法
通常の読み出し手法では、アクセスされるメモリセルの MTJ 素子に流れる電流と基準電流と の比較によりデータの １ と ０ を判定する。この時の基準電流の設定は、データ １ の MTJ 素子の流す電流とデータ ０ の MTJ 素子の流す電流の中間の値に設定する。この場合、基 準電流の値は定電流発生回路等により発生される電流であり、実際にメモリセルに流れる電 流と異なるプロセス過程を経る為、仕上がりばらつきの影響を受けた結果、それぞれが独立し たばらつきを有する。 このばらつきは、センスアンプの増幅に必要なメモリセル電流と基準電 流の電流差を小さくし、読み出しマージンを低下させることになる。
これに対し、５．３で先述したダミーメモリセル方式によれば、基準電流をメモリセル中の MTJ 素子を利用して発生させる。 固定値である基準電流を用いない為、基準電流発生回路の回 路ばらつきによる影響を削除できる。 また、ダミーメモリセルを通常メモリセルと同じ構造にす ることで、MTJ 素子の製造ばらつきの影響について、アクセスメモリセルとダミーメモリセルで相 殺し、そのウェハ間/ロット間におけるマクロ的なばらつきを回避できる。 これにより、ダミーメ
つきのみが影響する。 このミクロ的なばらつきとアレイノイズの影響が読み出しマージンを低 下させることになる。 ここでのアレイノイズとはアクセスメモリセルとダミーメモリセルとの場所依 存性差による MTJ 素子印加電圧差や相補動作するリード経路寄生 RC ばらつき、センスアン プ内オフセット等が考えられる。特に携帯機器向けシステムとしては、内蔵バッテリーの特性や 使用上の予期せぬ動作の発生により、ノイズ成分の増大が予想される。
本構成によるセルフリファレンス手法によれば、固定値的な基準電流もダミーメモリセルを用い ずに、アクセスメモリセルのメモリセル電流自身から基準電流を発生し、読み出しを実施するこ とで、場所依存性による影響を削除する他、同一リード系路での読み出し動作になることで、
相補経路を用いず、アレイノイズを回避することができ、読み出しマージンを向上させることが できる。
５．４．３ セルフリファレンスセンスアンプ回路と特性
図５−３２にセルフリファレンス方式でのセンスアンプ回路図を示す。選択されたビット線はセ ンスアンプに接続され、センスアンプ回路は 2 段構成である。1 段目のアンプは、ビット線から 伝達されるメモリセル電流を用いてアンプの内部ノードを平衡点に設定する。設定された 1 段 目のアンプの出力は、2 段目のアンプに入力されるが、この時の 1 段目のアンプの出力は、2 段目のアンプの動作点に設定される。また、1 段目のアンプの出力は、メモリセルの抵抗値が 製造工程の影響を受けばらついても変化しないように PMOS トランジスタ側とカレントミラーで 伝達される NMOS トランジスタ側とで同一電流値で平衡させている。1 段目のアンプの出力段
Vref
/SE
RD
Dout
+ -
Offset Amp.
Select Gate
Bit Lines Φ1
Φ2
Φ3
Word Lines
Source Line Vref
/SE
RD
Dout
+ -
Offset Amp.
Select Gate
Bit Lines Φ1
Φ2
Φ3
Word Lines
Source Line
図５−３２ セルフリファレンスセンスアンプ回路
は、スイッチトキャパシタ回路によりメモリセル電流を記憶させ、その後の既知抵抗値を読み出 した際に、異なる抵抗値を読み出した場合には、出力電位が大きく変化する。また、2 段目の アンプでは、1 段目のアンプの出力の平衡点に対し、同じ抵抗値を読み出した場合と、異なる 抵抗値を読み出した際に 2 段目のアンプが増幅でき抵抗値が判別できるようにオフセットが設 定される。
図５−３３のセルフリファレンス方式における読み出し動作について示す。
第１サイクル：アクセスメモリセルからの読み出し動作
リードワード線とコラム選択線を活性化し、ビット線をプリチャージさせなが ら、MTJ 素子及びワード線トランジスタを介してソース線に放電するメモリセ ル電流をリードデータバスに伝達し、第１段目のセンシング回路にて状態設 定を行う。これは、低抵抗値／高抵抗値いずれの抵抗値になっているか判 らない抵抗値によるメモリセルの流す電流値を記憶させるものである。
第２サイクル：アクセスメモリセルへの書き込み動作
MTJ 素子の抵抗値を既知の抵抗値（ここでは、低抵抗値）に設定するた めにアクセスメモリセルにライト動作を実施する。
第３サイクル：アクセスメモリセルから既知の抵抗値の読み出し＋比較動作
φ1 CLK
φ2 φ3
RD WT S.G.
SE Bit-line RD Dout1
第１サイクル 第２サイクル 第３サイクル 第４サイクル
φ1 CLK
φ2 φ3
RD WT S.G.
SE Bit-line RD Dout1
第１サイクル 第２サイクル 第３サイクル 第４サイクル
５−３３ 読み出し波形
低抵抗値）を読み出す。このとき、第１サイクルで読み出したメモリセルの電 流値を記憶させておき、第３サイクルで読み出した既知の抵抗値になったメ モリセルの電流値と比較する。まず第１段目のセンシング回路にて電流値 比較を行い、その出力電圧を２段目の電圧比較器にて比較する。電圧比較 器は、オフセットを有しており、同じ抵抗値で同じ電流値を示す場合には、
異なる抵抗値で異なる電流値を示す場合の比較器の出力に対して逆の比 較器の出力になるようにオフセットが形成されている。この比較器の出力より、
メモリセルが最初に有していた抵抗値を判別する。
第４サイクル：アクセスメモリセルへの再書き込み動作
第３サイクルで判別したメモリセルが最初に有していた抵抗値を再びメモ リセルに設定するための書き込み動作を実行する。この時、判別結果が第 2 サイクルで書き込んだ既知のデータと同じデータであれば、書き込みをス キップする。
MRAM におけるセルフリファレンス方式での読み出しマージンを検証した動作特性を図５−
３４に示す。 シミュレーション回路は、図５−３５に示すようにアレイノイズをビット線に付加され る抵抗として擬似的にモデル化し、この抵抗値変化させたそれぞれの場合におけるとメモリセ
図５−３４ 読み出し特性
