修 士 論 文 概 要 書
提出
2012 年 2 月 学籍番号
5110B093–2
CD専門分野 情報理工学専攻 研究指導 情報システム設計
氏 名
出口 健介
指 導
教 員
戸川 望
印研 究 題 目
Fat treeを用いたバスマトリクス方式の
ネットワークプロセッサに関する研究
1 序論
近年，ネットワーク上を流れるトラフィック量は増 加の一途を辿っており，ネットワーク機器のパケット 処理の更なる高速化が要求されている．ネットワーク プロセッサはパケット処理に特化した処理ユニットを 複数搭載し，高速にパケット処理が可能となる．
[1]のネットワークプロセッサ(NP)の各処理ユニッ トは共有バス方式で接続されているため，バス競合が 頻繁に発生している．フルバスマトリクス方式のNP は共有バス方式のNPよりバス競合を低減することが できるが，各処理ユニットごとにデコーダを搭載し面 積が大きくなってしまう．本論文では、Fat treeを用 いたバスマトリクス方式のNPを提案する．提案手法 のNPを用いることで，フルバスマトリクス方式のNP よりも面積を削減させ，共有バス方式のNPよりもバ ス競合を低減させることを論理合成及びソフトウェア シミュレーションを用いて評価する．
2 ネットワークプロセッサ
本章では，ネットワークプロセッサの特徴，用途，
IPv4パケットにおけるパケット処理，本研究でセキュ リティアプリケーションとして対象とするIPsec-VPN を説明し，既存製品例としてIXP2400を紹介する．
3 バスアービタ
バスアービタは次にどの処理ユニットがバスを使用 するかを決定するユニットである．代表的なバスアー ビタとして共有バス方式とバスマトリクス方式がある．
3.1
共有バス方式
共有バス方式はある処理ユニットがバスを使用して いる場合，他の処理ユニットはバスが解放されるまで バスを使用することができない．本論文ではバス競合 を「処理ユニットがメモリにアクセスすることができ ず，処理ユニットが待ち状態となること」と定義する．
3.2
バスマトリクス方式
バスマトリクス方式は複数の処理ユニットが同時に バスアクセスを要求した場合に，バス競合を低減する ことが期待でき，フルバスマトリクス方式とパーシャ ルバスマトリクス方式がある[3]．フルバスマトリクス 方式は各処理ユニットとメモリがそれぞれバスで接続 されている．バス競合を低減できるが，各処理ユニッ トごとに1つのデコーダが接続，バス線も増えて面積 が大きくなってしまう．パーシャルバスマトリクス方 式はデコーダまたはアービタの面積を減らし，一部を 共有バス方式で接続した方式である．フルバスマトリ クス方式よりも面積を削減することができる．
入力処理 MPP i = 3[個]
出力処理 MPP e = 3[個]
Dynamic 処理MPP d = 8[個]
制御プロセッサ
AES専用 HW a = 5[個]
' ( )
* 送 受 信 . / )
* SHA専用
HW s = 5[個]
SPM-1
SPM-2
SPM-3 PM-1
Fattree
4 用 5 6 7 8 9
* :
; 8 方 式
>
7 8
?
@ A B PM-2
図1: Fat treeを用いたバスマトリクス方式のネット ワークプロセッサアーキテクチャ．
4 Fat tree を用いたネットワークプロセ ッサの設計
本章では，本研究室で構築されているセキュリティ を考慮した動的再構成可能なNPを紹介し，Fat treeを 用いたバスマトリクス方式のバスアービタを提案する．
4.1
ネットワークプロセッサアーキテクチャ
提案するNP(図1)として，パケット処理を実行する 3個の入力処理MPP(Micro Packet Processor)，3個 の出力処理MPP，5個のAES専用HW，5個のSHA 専用HW，8個のDynamic処理MPPを持つものを想 定する．このうち，Dynamic処理MPPはネットワー クの負荷状況に応じて，入力処理，出力処理，セキュ リティ処理が実行可能である．共有バス方式のNPとフルバスマトリクス方式のNP のバスアービタはBUFユニットとSPユニットの2つ 搭載している．BUFユニットはパケットメモリ(PM)， SPユニットはスクラッチパッドメモリ(SPM)のバス 調停を行う．共有バス方式のNPはPM，SPMが1個 ずつある．あるクロックサイクルの間に1つの処理ユ ニットがPM，1つの処理ユニットがSPMへアクセス 可能である．バスマトリクス方式のNPは，PMが2 個，SPMが3個ある．あるクロックサイクルの間に2 つの処理ユニットが，3つの処理ユニットがSPMへア クセス可能である．
4.2 Fat tree
を用いたバスアービタ
フルバスマトリクス方式を用いたNPは共有バス方 式のNPよりもバス競合を低減することができるが，面 積が大幅に大きくなってしまう．そこで，パーシャル バスマトリクス方式を用いることでフルバスマトリク ス方式のバスアービタよりも面積削減を目指す．さら に，Fat tree構造を用いることでフルバスマトリクス 方式と同程度のバス競合を維持させる．
I Ar
I A A A A A S S S S S E E E D D D D D
I D D D
S D
S P
S S S S S
D D
Ar
Ar Ar Ar
S S P
図2: 提案するFat treeを用いたバスマトリクス方式 のバスアービタ．
表1: 各バスアービタの論理合成結果．
バスアービタ 面積[µm2] 遅延[ns]
共有バス方式 7754.54 0.81 フルバスマトリクス方式 24291.69 0.85
提案手法 10180.22 0.86
Fat treeは相互接続通信方式として用いられており，
競合しやすい接続箇所を多重化することで処理ユニッ トのアクセス競合を削減させることが期待できる[2]． 処理ユニットはレベル0に接続され，Fat tree内にあ るスイッチを辿ることで目的ユニットにアクセスする ことができる．
提案するFat treeを用いたバスマトリクス方式のバ スアービタアーキテクチャを図2に示す．4つの処理ユ ニットごとにスイッチと3つのデコーダ，各メモリの バス調停を行う5つのアービタを搭載する．各スイッ チからデコーダへのバスはFat tree構造を用いて2重 化されており，あるクロックサイクルの間に最大2つ の処理ユニットがスイッチを介してデコーダにアクセ スすることができる．
提案手法のバスアービタはフルバスマトリクス方式 のバスアービタよりも6個のスイッチが増えるが，デ コーダを21個，バスを93本削減することができる．
5 実験と評価
本章では，Fat treeを用いたバスマトリクス方式の バスアービタがフルバスマトリクス方式のバスアービ タより面積削減し、Fat treeを用いたバスマトリクス 方式のNPが共有バス方式のNPよりバス競合が低減 することを論理合成およびソフトウェアシミュレーショ ンを行い確認する．
5.1
論理合成
Verilog-HDLに各バスアービタを実装し，面積比較 する．セルライブラリにはSTARC(CMOS 90nm)の 設計ルールを用いた．
論理合成結果を表1に示す．共有バス方式のバスアー ビタとフルバスマトリクス方式のバスアービタはBUF ユニットとSPユニットを搭載しているため，2つの面 積を合計したものを示している．提案手法のバスアー ビタは，フルバスマトリクス方式のバスアービタより
も面積を58.1%削減することが確認できた．
5.2
タイムドリブン型シミュレーション
各バスアービタを用いてNPのバス競合を測定する ために，C言語でタイムドリブン型シミュレーション プログラムを構築した．
8143
1729 1763
1486
755 756
0 2000 4000 6000 8000 10000 12000
共有バス方式 フルバスマトリクス方式 提案手法
クロックサイクル数クロックサイクル数クロックサイクル数クロックサイクル数
PMにアクセスできず処理ユニットがメモリ待ちとなった回数の合計値 SPMにアクセスできず処理ユニットがメモリ待ちとなった回数の合計値
図3: 各NPのバス競合の測定値．
図3に各処理ユニットがメモリにアクセスすること ができず待ち状態となったバス競合の測定値を示す．提 案手法のNPはフルバスマトリクス方式のNPよりバ ス競合が1.41%増加したが，共有バス方式のNPより もバス競合を74.2%削減することが確認できた．PM のみに着目すると，提案手法のNPは共有バス方式の NPよりもバス競合を73.8%削減，SPMのみに着目す ると，提案手法のNPは共有バス方式のNPよりもバ ス競合を49.1%削減できた．
6 結論
本稿では，Fat treeを用いたバスマトリクス方式の NPを提案した．Fat treeを用いたバスマトリクス方式 のバスアービタはフルバスマトリクス方式のバスアー ビタよりも面積を58.1%削減できた．Fat treeを用い たバスマトリクス方式のNPは共有バス方式のNPよ りもバス競合を74.2%削減することが確認できた．
今後の課題はセキュリティの強化である．認証アル ゴリズムとしてHMAC-SHA1-96を用いることにより，
より強固なセキュリティ通信を実現するNPを構築す ることが望ましいと考えられる．
参考文献
[1] 阿部拓野, “セキュリティ処理向け動的適応可能な ネットワークプロセッサの設計とそのアーキテク チャ最適化手法,” 2008年度早稲田大学戸川研究 室修士論文, Feb, 2009.
[2] Z. Ding, R. R. Hoare, A. K. Jones, and R. Mel- hem “Level wise scheduling algorithm for fat tree interconnection networks” in ACM/IEEE con- ference on Supercomputing SC’06 Proceedings of the 2006, pp.96–104, 2006.
[3] S. Pasricha, Y. Park, F. J. Kurdahi, and N. Dutt
“A framework for power performance tradeoffs in bus-matrix-based on-chip communication archi- tecture synthesis” inIEEE Transactions on Very Large Scale Integration (VLSI) Systems, pp.209–
221, Feb, 2010.
本論文に関する発表業績
国内学会（査読なし）
1. 出口健介，柳澤政生，戸川望，“共有バス方式とバ スマトリクス方式を用いたネットワークプロセッ サのバス競合の性能比較評価,”電子情報通信学会 大会講演論文集(G0508A), p.87, Sep.2011.
