令和元年度 修 士 論 文
ΔΣAD/DA 変調器の高精度化および線形性テストに
関する研究
指導教員 小林 春夫 教授
群馬大学大学院理工学府 理工学専攻
電子情報・数理教育プログラム
魏 江林
I
目次
第一章 序論 ... 1 1.1 研究背景 ... 1 1.2 研究目的 ... 3 第二章 ΔΣA/D・D/A 変換器 ... 4 2.1 A/D・D/A 変換器とは ... 4 2.1.1 理想的なサンプリングとスペクトルエイリアシング ... 5 2.1.2 量子化ノイズ ... 6 2.1.3 ADC 性能評価 ... 8 2.2 ΔΣ 変調器 ... 11 2.2.1 オーバーサンプリング ... 11 2.2.2 Δ 変調器と ΔΣ 変調器 ... 14 2.2.3 ノイズシェーピング ... 19 参考文献： ... 19 第三章 ランダム信号を用いたリミットサイクル抑制技術ΔΣDA 変調器 ... 20 3.1 概要 ... 20 3.2 基礎的事項 ... 20II 3.3 ΔΣDA 変調器 ... 22 3.3.1 ΔΣ 変調器構成と動作 ... 22 3.3.2 量子化ノイズ ... 23 3.3.3 ランダム信号 ... 24 3.4 MATLAB シミュレーション結果 ... 25 3.4.1 リミットサイクル抑制（10--bit の場合） ... 25 3.4.2 ランダム信号の桁数について ... 28 3.4.3 BP 変調器のリミットサイクルを減少した検討（14, 16, 18-bit の場合） 29 3.5 まとめ ... 33 参考文献： ... 34 第四章 FFT 法を用いたΔΣADC 線形性試験アルゴリズム ... 36 4.1 はじめに ... 36 4.2 ΔΣAD 変換器 ... 36 4.3 提案するΔΣAD 変換器線形性試験法 ... 37 4.4 提案 ΔΣAD 変換器線形性試験法のシミュレーション検証 ... 39 4.4.1 DC 入出力特性 ... 40 4.4.2 余弦波入力 ... 42
III 4.4.3 積分非直線性の推定 ... 43 4.5 考察 ... 45 4.6 まとめ ... 46 参考文献 ... 46 謝辞 ... 47 研究業績 ... 48 国際学会発表 ... 48 国内学会発表・研究会発表 ... 50 受賞 ... 50
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第一章 序論
1.1 研究背景
デジタル信号処理とデジタル計算技術の発展につれて, 現在はますます「デジタル」 の世界での生活を享受している. アナログ回路に比べて, デジタル回路を用いるとノ イズの影響が少ない・信頼性が高い・複雑な機能を実現するためにチップに統合しやす くなるという利点が生じる. しかしながら, 現実世界で触れている信号は, 音や画像 などのアナログ信号である. したがって, アナログ信号とデジタル回路信号の間のイ ンターフェースとしてアナログ信号をデジタル信号に変換する処理を容易にできる必 要がある. この機能を実現する回路をA/D 変換器（Analog-to-Digital Converter, ADC）で ある. A/D 変換器は, 電子システムの構成において重要なモジュールであり, システム全 体の性能に重要な影響を及ぼすことが多い. 超深度サブミクロンCMOS プロセスの発 展に伴ない, デジタル回路集積度がますます高くなり, その実現機能が複雑になり, 信号の高速処理, 精度要求も高くなっている. しかしながらA/D 変換器の設計の発展 は比較的緩やかで, アナログ設計ソフトの開発が未熟で, アナログインターフェース 回路の発展はデジタル回路の発展より遅れている. 特にデジタルテレビビデオシステ ムとデジタル通信システムにおいて, その性能（例えば, 速度・精度）はシステム全体2 の性能の向上を制限している場合が多い. ADC の導入以来, ディスクリート半導体および集積回路のデータ変換の開発を経験 し, 高速・高精度ADC の開発戦略は, 性能に影響がないことを前提に, できるだけ集 積度を高め, 最終ユーザーに製品解決策を提供する半導体, 集積回路データ変換のプ ロセスを経てきた. 現在, ADC に対する需要は大幅に増加しており, 様々なアプリケ ーションに適用される要件に適応するために, 性能指標がより広い範囲でカバーされ ることが求められている. ADC の主な応用分野は絶えず広がり, センサー, マルチメ ディア, 通信, 計測などの分野に広く応用されている. ADC は様々な分野の異なる要 求に対応して, それぞれの最適化設計方法を有している. 一方, 設計段階では ADC 自 体のプロセスおよび回路構成だけでなく, 信号変調を対応し, アナログフィルタなど のアナログ回路のようなADC の周辺回路設計も考慮しておくべきである.
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1.2 研究目的
本研究では1-bit AD・DA 変換器使用の場合の高線形性, 高分解能, 低コスト, 短 時間テストを得るためにランダム信号と非線形性のテスト方法を用いたアルゴリズム を検討した. (i) リミットサイクルを低減するためにランダム信号を加えて, SFDR（SpuriousFree Dynamic Range）評価の方法でシミュレーションの結果を確認した.
(ii) ΔΣAD 変換器の線形性のテスト方法では基本波と三次高調波, 五次高調波
……を推定して, 非量産時の短時間高精度積分非直線性の試験手法・アルゴ リズムを提案しシミュレーションで有効性を検証した.
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第二章
ΔΣA/D・D/A 変換器
2.1 A/D・D/A 変換器とは
A/D 変換とは, 電圧値もしくは電流値をアナログからデジタルに変換することであ る. これは連続した信号であるアナログを, 離散した信号であるデジタルに変換する ことを意味する. このA/D 変換のことを符号化（Coding）または変調（Modulation）と いう. A/D 変換は電子回路より成り立ち, この電子回路を ADC とも呼ぶ. アナログか らデジタルへ変換していく A/D 変換のステップは基本的に前置フィルタを通ってあと アナログ信号を標本化（サンプリング）し, 量子化, 符号化して完了する. A/D 変換器には以下のような種類がある. (1) フラッシュ型（Flash type）(2) 逐次比較型（SAR : Successive Approximation Register Type）
(3) パイプライン型 (Pipeline Type )
(4) 積分型（計数型 : Integral Type）
(5) Δ-Σ 変調型（Delta-Sigma Modulator Type）
D/A 変換とは, デジタルから電圧値もしくは電流値であるアナログに変換すること である. これは離散的な信号であるデジタルを, 連続した信号であるアナログに変換
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という. D/A 変換は DAC (Digital-to-Analog Converter) と呼ばれる電子回路で実現さる.
デジタルからアナログへ変換していく D/A 変換のステップは基本的に復号化と再生フ
ィルタと後置フィルタを通して完了する[1].
D/A 変換器には主に以下のような種類がある. (1) 抵抗ストリング型（Resistor String Type）
(2) R-2R 型（はしご型 : Ladder Type）
(3) 電流切り替え型 (Current Switching Type)
(4) 容量切り替え型（容量アレイ型 : Capacity Switching Type）
(5) Δ-Σ 変調型（Delta-Sigma Modulator Type）
もしくはオーバーサンプリング型（Over Sampling Type）
2.1.1 理想的なサンプリングとスペクトルエイリアシング
離散時間サンプルシーケンスは通常, アナログ入力信号 x(t) を周期的にサンプリン グすることによって得られる. x(n) = (n𝑇𝑠), 𝑇𝑠= 1 𝑓⁄ はサンプリング時間, 𝑓𝑠 𝑠 はサン プリング周波数, サンプリング周波数が次のナイキスト基準を満たしている場合, サ ンプリングされた信号は再構築することができる. 𝑓𝑠 ≥ 2𝑓𝐵 (2-1)6 ここで 𝑓𝐵 は信号帯域幅で, もし𝑓𝑠が小さくなければ高周波信号は信号帯域にエイ リアシングされ, 帯域内ノイズが増加し, 信号を再構成することができなくなる. 通 常, 信号はサンプリングの前にアンチエイリアスフィルタ（Anti-Alias Filter，AAF）を 通過して, 信号帯域幅を超えるスペクトル成分を除去する必要がある.
2.1.2 量子化ノイズ
図2-2（a）は, 入力サンプル信号 x（n）を振幅の離散デジタル信号に変換する量子化 器の入出力曲線で, 入力サイズに応じて 0...0 から 1...1 まで N ビットのデジタル信号を 使用する. 最小入力が −𝐹𝑆⁄ （0…0）, 最大入力が 𝐹2 𝑆⁄ （1…1）であることを意味する. 2 ここで, 𝐹𝑆（Full Scale）は量子化器のフルスケール入力である. デジタル信号のビット 数Ｎは量子化器の精度を表す. すなわち, 量子化器が分解できる最小ステップサイズは, ∆= 𝐹𝑆⁄2𝑁 である. 量子化誤差とは入力と出力の差であり, 入力信号と量子化の関係 は図 2-2 (b)のようになり, 入力信号の大きさが範囲［ − 𝐹𝑆⁄ , 𝐹2 𝑆⁄ ］に制限されるの2 場合, 量子化誤差は［− ∆ 2⁄ , ∆ 2⁄ ］の範囲に制限される. 入力信号のランダムな変動 や入力範囲の制限などの特定の条件下では, 量子化誤差は無相関のランダムホワイト ノイズであり, ［− ∆ 2⁄ , ∆ 2⁄ ］に均等に分布していると見なすことができる. 確率密7 ーは以下のように計算することができる. 𝜎𝑞2= ∫ 𝑃𝐷𝐹(𝑞)𝑑𝑞 ∞ −∞ =1 ∆ ∫ 𝑞 2𝑑𝑞 ∆ 2⁄ −∆ 2⁄ =∆ 2 12 (2-2) そのパワースペクトル密度（PSD）は, 図 2-3（b）に示すように[−𝑓𝑠⁄ , 𝑓2 𝑠⁄ ] に均2 等に分布ホワイトノイズであり, その振幅は∆ √12𝑓⁄ 𝑠, 総ノイズエネルギーも PSD
(Power Spectrum Density)を[−𝑓𝑠⁄ , 𝑓2 𝑠⁄ ]から積分することで得られる. 2
𝜎𝑞2= ∫ ( ∆ √12𝑓𝑠 ) 2 𝑑𝑓 𝑓𝑠⁄2 −𝑓𝑠⁄2 =∆ 2 12 (2-3) (a) (b) 図 2-2 （a）量子化入出力 （ｂ）量子化ノイズ
8 (a) (b) 図2-3 量子化ノイズ (a) PDF. (b) PSD.
2.1.3 ADC 性能評価
ADC の動作原理および動作特性をより良く理解するためには, ADC のいくつかの重 要な基本性能指標を理解する必要がある.（1） 信号雑音比（Signal to Noise Ratio，SNR）：信号のエネルギーと雑音のエネルギ ーの信号帯域内の比を指す（通常は正弦波信号入力で測定する）. フルレンジ の正弦波信号（振幅𝐴 = 𝐹𝑆⁄ ）として入力し, ノイズは量子化誤差のみを含む2 と仮定すると, 最大の信号対雑音比は式で表される. SNR =1 2𝐴 2 ⁄ 𝜎𝑞2 = 3 × 22𝑁−1 (2-4) デシベル（dB）の単位で表すと, 次のようになる. SNR[dB] = 10𝑙𝑜𝑔10(𝑆𝑁𝑅) = 6.02𝑁 + 1.76 (2-5)
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（2） 有効ビット数（Effective Number of -bits，ENOB）：SNR 測定後, ADC の性能は 有効ビット数で測定できる.
ENOB =𝑆𝑁𝑅[𝑑𝐵] − 1.76
6.02 (2-6)
（3） 信号対ノイズと全高調波の比（Signal to Noise and Distortion Ratio，SNDR）：信 号エネルギーと雑音エネルギーと全高調波の信号帯域内の和の比を指す. SNDR = 𝑃𝑠𝑖𝑔𝑛𝑎𝑙 𝑃𝑛𝑜𝑖𝑠𝑒+ 𝑃𝑑𝑖𝑠𝑡𝑜𝑟𝑡𝑖𝑜𝑛 (2-7) ここで, 𝑃𝑠𝑖𝑔𝑛𝑎𝑙は信号電力, 𝑃𝑛𝑜𝑖𝑠𝑒はノイズ電力, 𝑃𝑑𝑖𝑠𝑡𝑜𝑟𝑡𝑖𝑜𝑛は全高調波電力を表 す. （4） ダイナミックレンジ（Dynamic Range，DR）：ADC で処理の最大信号と最小エ ネルギー分解信号との比をいう.
（5） スプリアスフリーダイナミックレンジ(Spurious-Free Dynamic Range, SFDR)： ADC の出力スペクトルにおける最大高調波または最大スプリアスノイズに対す る信号エネルギーの比を表す. SFDR = 20 log As AHD(max) [dB] (2-8) （6） 微分非直線性誤差(DNL : Differential Non-Linearity) 一定の変換値を取る入力信号電圧範囲V𝑎の理想的な量子化電圧V𝑞からのずれを 量子化電圧V𝑞で規格化した値を示す. 主にノイズに関係する. 式(2-9)で表現さ れ, ある出力ディジタルコードがなくなる(ミッシングコードが発生する)と
10 DNL は－1LSB を示す.
DNL(LSB) =Va− Vq
Vq (2-9)
（7） 積分費直線性誤差(INL: Differential Non-Linearity)
実際の入力信号値の理想特性からのずれを示す. DNL 値の積分値であり, 歪成分 に関係する. 式(2-10)で表現される
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2.2 ΔΣ 変調器
2.2.1 オーバーサンプリング
デジタル回路では複雑で正確で高速なシステムを得るために組み合わせることがで きる小さく単純な構造によって実現することができるので, 計算および信号処理タス クは現在デジタル手段によって主に行われる. 毎年, デジタル集積回路（IC）の速度お よび密度が増加し, 通信および消費者製品のほぼ全ての分野においてデジタル方法の 優位性を高めている. それでも物理的な世界はアナログであるので, データ変換器は デジタル信号処理（DSP）コアとインターフェースする必要がある. DSP コアの速度と 機能が向上するにつれて, それらに関連するコンバータの速度と精度も向上する必要 がある. 図2-4 は, アナログ入出力信号と中央デジタルエンジンを備えた信号処理システムの ブロック図を示す. 示されるように, アナログ入力（通常はいくらかの増幅およびフィ ルタリングの後）は, それをデジタルデータストリームに変換するアナログデジタル変 換器（ADC）に入る. このストリームは DSP コアによって処理され, 結果として得ら れるデジタル出力信号はデジタルアナログ変換器（DAC）によってアナログ形式に再変 換される. DAC 出力も通常, 最終的なアナログ出力信号を得るためにフィルタ処理され て, 増幅される.12 図2-4 アナログ入出力信号処理システム データコンバータ（ADC と DAC の両方）は, ナイキストレートコンバータとオー バーサンプリング コンバータの 2 つの主なカテゴリに分類できる. 前者のカテゴリで は, 入力サンプルと出力サンプルの間に 1 対 1 の対応がある. 以前の入力サンプルに関 係なく, 各入力サンプルは別々に処理される. コンバータにメモリがない. したがって, ナイキストレートのDAC にビット b1 , b2 , ... b Nを含むデジタル入力ワードを入力する と, 理想的にはアナログ出力になる. 𝑉𝑜𝑢𝑡 = 𝑉𝑟𝑒𝑓(𝑏12−1+ 𝑏22−2+ ⋯ + 𝑏𝑁2−𝑁) (2-11) 前の入力ワードに関係なく（𝑉𝑟𝑒𝑓はリファレンス電圧）. 変換の精度は, 𝑉𝑜𝑢𝑡の実際 の値と（2 - 11）で与えられる理想値を比較することによって評価できる. その名前がわかるように, ナイキストレート変換器のサンプリングレート𝑓𝑠は, ナイ キストの基準が要求するのと同じくらい低い, すなわち入力信号の帯域幅𝑓𝐵の2 倍で あり得る（実際的な理由から, 実際のレートは通常この最小値よりもっと高い）. ほとんどの場合, ナイキストレートコンバータの直線性と精度は, 実装に使用される アナログ部品（抵抗, 電流源またはコンデンサ）のマッチング精度によって決まる. 0.5
13 LSB 未満の積分非直線性 INL を保証するには, 抵抗の相対マッチング誤差が2−𝑁未満で なければならない. 電流源またはスイッチトキャパシタ（Switched Capacitor, SC）分岐 から構成されたADC および DAC にも, 同様のマッチング要件がある. 実際の条件で は, このようなコンバータのマッチング精度は約 0.02％に制限され, したがって実効ビ ット数（ENOB）は約 12 に制限される. 広くのアプリケーション（デジタルオーディオなど）では, 18 ビット, さらには 20 ビ ット程度の高い解像度と直線性が要求される. そのような精度が可能な唯一のナイキ ストレートコンバータは, 積分型またはカウント型である. しかしながら, これらは, 単一のサンプルを変換するために少なくとも2𝑁クロック周期を必要とし, そしてそれ 故ニ大部分の信号処理用途にとっては遅すぎる. オーバーサンプリングデータコンバータは, トレードオフに依存することによって, かなり高い変換速度で 20 以上の ENOB 解像度を達成することができる. 彼らはナイ キストレートよりはるかに高い, 典型的には 8 と 512 の間のファクター高いサンプリン グレートを使用する, そして全ての先行入力値を利用して各出力を生成する. したがっ て, 変換器はその構造内にメモリ素子を組み込んでいる. このプロパティは, 入力と出 力サンプルの間の1 対 1 の関係を破壊する. これで, 完全な入力波形と出力波形の比較 のみを使用して, 時間領域または周波数領域でコンバータの精度を評価できる.
14 コンバータの精度の一般的な評価は, 正弦波入力の信号対雑音比（SNR）だ. 正弦波 励起の理想的なナイキストコンバータのENOB と SNR の関係は, SNR = 6.02ENOB ＋ 1.76 [dB] である. ＳＮＲを有効ビット数に変換するために, オーバーサンプリングコ ンバータに逆の関係がしばしば適用される.
2.2.2 Δ 変調器と ΔΣ 変調器
次に, ベースバンド信号（すなわち, dc を中心とするスペクトルを有する信号）を処 理するオーバーサンプリング ADC について説明する. そのようなデータ変換器はいく つかの段階を含む. アナログおよびデジタルフィルタ段は, 実際の ADC を実行する段 （変調器または変換器ループと呼ばれる）の前後に使用することができる. オーバーサ ンプリング変調器の2 つの主な種類は, デルタ変調器とデルタシグマ変調器である. 図 2-5a は, ADC として使用される基本的なデルタ変調器を示している. これはフィードバ ックループで, 内部に低分解能 ADC と DAC, そしてループフィルタ（ここでは積分器） を含んでいる. それは非線形システム（ADC の量子化効果による）と動的システム（積 分器内のメモリによる）であり, したがってその解析は困難な数学的作業である. その動作の簡単明瞭をわかりやすい, ユニティゲインバッファと添加量子化雑音 e か ら成る内部ADC の線形化モデルを使用することによって得ることができる.15 基準電圧Ｖ 𝑟𝑒𝑓= 1𝑉 およびサンプリングレート𝑓𝑠= 1 𝐻𝑧と同様に DAC の完全な動 作を仮定すると, 図 2-5(b)の離散時間線形システムが生じる. これを分析すると, 時間 n における（デジタル）出力信号（すなわち, t = 𝑛 𝑓⁄ ）は次のようになる. 𝑠 𝑣(𝑛) = 𝑢(𝑛) − 𝑢(𝑢 − 1) + 𝑒(𝑛) − 𝑒(𝑛 − 1) (2-12) デルタ変調器という名前は, 出力が入力のサンプルとそのサンプルの予測値との差 （デルタ）に基づいているという事実から派生している. 一般的な場合, ループ・フィ ルタは, 実際の 𝑢(𝑛) から減算するために, u(n − 1) よりも正確な入力サンプルu(n) の予測を生成する高次回路であり得る. この種の変調器は予測エンコーダと呼ばれる ことがある. この構造の利点は, オーバーサンプリングされた信号に対して, 差 (u(n) − u(n − 1)) が平均してu(n)自体よりもはるかに小さいので, より大きい入力信号を許容できるこ とである. ただし, いくつかの欠点がある. ループ・フィルタはフィードバック経路内 にあるため, その非理想性が達成可能な直線性と精度を制限する. また, 復調器には, DAC と復調フィルタ（１次変調器の場合は積分器）が必要となる. フィルタは信号帯 域内で高いゲインを持つため, DAC の非線形歪みや, 変調器と復調器の間の信号によっ て拾われるノイズを増幅する.
16 (a) (b) 図2-5 （a）ΔAD 変調器 （ｂ）Δ 線形 Z-領域モデル 予測変調器の欠点を回避する代替のオーバーサンプリング構造を図2-6(a) に示す. これもまたループ・フィルタと内部の低分解能ADC および DAC を含むフィードバッ クループであるが, ループ・フィルタは現在ループの順方向経路にある. 量子化器 （ADC）の前と同じようにその線形モデルを置き換えると, 図 2-6(b) の線形サンプル データシステムが得られる. 𝑣(𝑛) = 𝑢(𝑛) + 𝑒(𝑛) − 𝑒(𝑛 − 1) (2-13)
17 したがって, デジタル出力は, アナログ入力信号 𝑢 の遅延された, しかし, それ以外 の不変のレプリカおよび量子化誤差 𝑒 の微分バージョンを含む. 信号は変調プロセス によって変化しないので, デルタ変調器の場合のように復調動作は積分器を必要とし ない. 従って, 受信機における帯域内雑音および歪みの増幅は起こらない. さらに, 誤差 𝑒 の微分は, サンプリングレート 𝑓𝑠 と比較して小さい周波数におい てそれを抑制する. 一般にループ・フィルタが信号帯域内で高い利得を有する場合, 帯 域内量子化「雑音」は強く減衰され, 現在一般的に
ノイズシェーピング
と呼ばれるプ ロセスである[2]. (a) (b) 図2-6（a）ΔΣADC 変調器 （ｂ）ΔΣ 線形 Z-ドメインモデル ΔΣ 変調はフィルタと負帰還技術によって実現される. 図 2-7 に ΔΣ 変調器の基本構成18
を示す. ADC もしくは DAC などの量子化器は量子化誤差 Q を発生する. この量子化器 の前に, 伝達関数 H(z)で示されるフィルタが置かれ, 量子化器を経て出力される. その 際, 出力は伝達関数 F(z)を通り入力へフィードバックする.
この回路の入力信号に対する伝達関数Signal Transfer Function (STF) と量子化誤差 Q に対する伝達関数Noise Transfer Function (NTF) を求める. 図 2-7 より次が得られる.
(𝐴𝑖𝑛(z) − 𝐹(𝑧) 𝐴𝑜𝑢𝑡(𝑧)) 𝐻(𝑧) + Q = 𝐴𝑜𝑢𝑡(𝑧) (2-14) したがって, 次式のようになる. 𝐴𝑜𝑢𝑡(𝑧) = 𝐻(𝑧) 1 + 𝐹(𝑧) 𝐻(𝑧) 𝐴𝑖𝑛(z) + 1 1 + 𝐹(𝑧) 𝐻(𝑧) Q (2-15) よって, 入力信号 X(z)に対する伝達関数 STF と量子化誤差 Q に対する伝達関数 NTF は 𝑆𝑇𝐹 = 𝐻(𝑧) 1 + 𝐹(𝑧) 𝐻(𝑧) (2-16) 𝑁𝑇𝐹 = 1 1 + 𝐹(𝑧) 𝐻(𝑧) (2-17) とできる. 図2-7 ΔΣ 変調器の基本構成
19
2.2.3 ノイズシェーピング
ΔΣ 変調を行うと図 2-8 量子化雑音の対策のように量子化誤差がノイズシェーピング される. 通常はサンプリング周波数に対して全体的にノイズが分布している. ΔΣ 変調後 は高周波領域でノイズが増加するかわりに, 低周波領域のノイズが減少する. 後段に Low Pass Filter (LPF) を設ければ信号帯域で高精度の信号を取り出すことができる.
図2-8 ノイズシェーピング
参考文献：
[1] 相良岩男, A/D・D/A 変換回路入門 第 2 版
[2] Richard Schrier, Gabor C. Temes, Understanding Delta-Sigma Data Converters, A JOHN WILEY & SONS, Inc., Publication (2009).
20
第三章 ランダム信号を用いたリミットサイクル抑
制技術
ΔΣDA 変調器
3.1 概要
デルタシグマD / A コンバータ（ΔΣDAC）は, 高分解能と高直線性を備えた DC /低周 波数アナログ信号を生成するが, 振幅が小さい場合に出力信号にスプリアス成分が周 期的に生成されるリミットサイクルの問題がある. 変調器の非線形動作による. 本稿 では ΔΣDA 変調器におけるリミットサイクル抑圧方法について検討した. ランダムノ イズがノイズシェーピングされるという事実のおかげで, 検討した方法が全体的な線 形性を保ちながらリミットサイクルを減らすことができる. これをシミュレーション でも示した. ローパス（LP）, ハイパス（HP）, バンドパス（BP）, マルチバンドパス （Multi-BP）タイプなど, さまざまな変調器に有効であることを示す.3.2 基礎的事項
サンプリングと量子化によってデジタル信号からアナログ信号を生成するために, デジタル - アナログ変換器（DAC）が広く使用されている（図 3-1）. デルタシグマ （ΔΣ）DAC は, 低コスト, 限られた帯域幅, 低電力および高分解能 / 高線形性の特性21 を有するので, オーディオ用途, 携帯電話技術およびハイエンドステレオシステムにお いて広く使用されている. しかしながら, ΔΣDA 変調器は, その入力振幅が非常に小さ いときにリミットサイクルの問題を被る［１］. 上記の問題を克服するために, さまざまなタイプの変調器のコンパレータ入力の 1 つにデジタルランダムノイズを追加するリミットサイクル抑制方法を調べる[5]. 図 3-1 のループ・フィルタ H（z）は, 次のように変調器のタイプに従って定義される. (1) ローパス（LP）タイプ： 1 1
( )
1
z
H Z
z
（3-1） (2) ハイパス（HP）タイプ： 1 1( )
1
z
H Z
z
（3-2） (3) バンドパス（BP）タイプ： 2 2( )
1
z
H Z
z
（3-3） (4) マルチ BP タイプⅠ：( )
1
N Nz
H Z
z
（3-3） (5) マルチ BP タイプⅡ：( )
1
N Nz
H Z
z
（3-5） ランダムノイズが追加されてもSNDR は劣化しない. 変調ノイズはフィードフォワ22 ードパスの最後に追加されるため, 追加されたノイズはいわゆるノイズシェーピング されている. MATLAB のシミュレーション結果は, ローパス（LP）, バンドパス（BP）, および マルチBP タイプの変調器で, リミットサイクルが 10,14,16,18 ビットの場合に抑制さ れていることを確認する. 図 3-1 一次ΔΣ変調器のブロック
3.3 ΔΣDA 変調器
3.3.1 ΔΣ 変調器構成と動作
ΔΣDA 変調器は, 積分器と比較器を使用したフィードバック構成のすべてのデジタ ル回路で構成されている（図3-1）. 誤差信号は積分器に蓄積され, その出力は比較器23 によって比較される. 入力電圧 VINはまずフィードバック DAC の出力と合計される. この加算は, コンデンサ加算ノード上に電荷を蓄積するスイッチドキャパシタ回路に よって達成される. 次に, 積分器はこの加算ノードの出力を前の積分ステップから格納 された値に加算する. 積分器の出力がゼロ以上の場合, コンパレータは論理 1 を出力し, それ以外の場合は論理0 を出力する. 1 ビット DAC はコンパレータの出力を加算ノー ドにフィードバックする. ロジック 1 の場合は＋VREF (リファレンス電圧), ロジック 0 の場合は – VREF, このフィードバックは, アナログ入力と等しいコンパレータの出力 である. 量子化ノイズは変調器出力パワースペクトルでノイズシェイプされることが知られ ている[1]. 量子化ノイズは低周波数領域で減少し, 高周波数で増加する.
3.3.2 量子化ノイズ
量子化誤差は, デジタル積分器の出力とその量子化された出力の差である. ほとん どの入力信号では, 量子化ノイズのパワーは, ゼロからナイキスト周波数 𝑓𝑠⁄ （𝑓2 𝑠：サ ンプリング周波数）までの周波数範囲で𝛿2⁄12（δ は量子化ステップ）として計算され る[4].24
3.3.3 ランダム信号
本論文の提案する技術は, デジタルランダム信号（ディザ信号）をコンパレータ入力 の1 つに適用する（図 3-2）. ディザリング, またはコンパレータ入力へのランダムオフセットの追加は, 積分器の 出力に直接影響しないため, リミットサイクル外乱の特殊なケースである. ディザー がリミットサイクルを分割できる唯一の方法は, コンパレータへの入力の符号を変更 して, リミットサイクル出力にビットフリップを作成させることである. その結果, リミットサイクルが分割される[3]. 図3-2, 検討したランダム信号を用いる ΔΣDA 変調器25
3.4 MATLAB シミュレーション結果
3.4.1 リミットサイクル抑制（10--bit の場合）
ここで使用するランダム信号は, ランダム信号の範囲が -2 ~ + 2 であることを示して いる（その説明はセクション 3.4.2 に含まれている）. シミュレーション結果はより良 い結果を得て, リミットサイクル外乱を減らすことができた. また, ランダム信号を付 加した場合でも, ランダム信号がない場合と変調器出力（１の数）はほぼ同じである. DC（フルスケール：-1 ~ + 1）入力するとき, このシミュレーション結果で線形性が確 認されている（図 3-3）ランダム信号の場合は 1 の数を示しているが, ランダム信号有 無のとき, 出力 1 の数はほぼ同じである. Din の DC 入力が 0.1 のときのシミュレーション結果を図 4 に示す. ランダム信号を 用いた提案回路（図4（b））のリミットサイクルは, ランダム信号を用いたもの（図 3-4（a））よりも低く, またランダム信号を用いたスプリアスフリーダイナミックレンジ （SFDR）[6]（ SFDR ＝ 22.1dB）, ランダム信号がない場合（SFDR＝5.39dB）よりも dB 値で高くなった . ランダム信号の有無にかかわらず SFDR を比較するために同じシミュレーション方 法を使用した. 図 3-5 では, DC 入力のすべての範囲（Din）で改善されていることがわか る.26
図3-3 210データの変調器出力の1 の数（1 の数が同じなので, 2 つ線の差はゼロ）
27
（ｂ）ランダム信号あり
図3-4 ΔΣDA 変調器出力のパワースペクトル DC 入力（Din）が 0.1 の場合
28
3.4.2 ランダム信号の桁数について
ここでは, 1 次の ΔΣDA 変調器について考える. -1 ~ + 1, -2 ~ + 2, および-3 ~ + 3 の間 のランダム信号が考慮される. SFDR シミュレーションの比較結果を図 3-6 に示す. 理 想的な結果はランダム信号の-2 ~ + 2 で得られる. ラ ン ダ ム 信 号 が-2 ~ + 2 の 範 囲 内 に あ る と き , そ の 桁 数 を 考 慮 す る . 桁 数 1.7824531023 ..が与えられたとする. 図 3-7 において, 「精度は 3」は 1.782 が考慮され ることを意味し, 「精度は４」は 1.7824 を意味し, 「精度は 5」は 1.78245 を意味する. シミュレーション結果は, 精度や桁数を変わっても SFDR には影響がないことを示して いる（図3-7）. 図3-6 ランダム信号サイズの比較29 図3-7 ランダム信号の桁数の比較
3.4.3 BP 変調器のリミットサイクルを減少した検討（14, 16, 18-bit の場合）
セクション3.3.1 と 3.3.2 は提案されたアルゴリズムの検証について説明する. しかし, ここでは, 検証のために提案された２次複素ＢＰ（バンドパス）ΔΣ 変調器方法を使用す る. 2 バンド, 4 バンド BP 変調器の場合の 14, 16, 18 ビットのケースをシミュレートした. それらの結果を図3-8（d）, 3-9, 3-10 に示すと, フルスケールが -1 から +1 の DC 入力 でSFDR が改善されていることがわかる. 図 3-8（d）は, 14 ビットの場合のランダム信 号の有無による変調器出力 1 の数の差を示している. 1 の差分数が ±1 の範囲内である ため, 提案された回路は良好な DC 直線性を維持していることがわかる. 図 3-9 と 3-1030
から, 16 ビットおよび 18 ビットの場合に線形性が維持されることがわかる. 図 3-11 は, 2 次マルチ BPΔΣ 変調器（14 ビットの場合）を示している.
（a） ランダム信号 なし
31
（c） SFDR の比較
（d） 線形性の確認
32
図3-9 16-bit の場合, SFDR のシミュレーション結果
33 （a）2 バンド BP 変調器 （a）4 バンド BP 変調器 図3-11, 2 次複素 BPΔΣ 変調器ではランダム信号なし（黒色）とランダム信号あり（赤 色）の変調器出力パワースペクトルの比較.
3.5 まとめ
ΔΣDA 変調器においてランダム信号を用いたリミットサイクル抑圧手法を検討した.34 ランダム信号を使用して, ΔΣDA 変調器内のコンパレータの一方の入力に加算される. 私たちは広範囲のMATLAB シミュレーションを使い, 次のことを観察した. (1)リミットサイクルが短縮され, SFDR が改善される. （2）ΔΣDA 変調器の全体的な線形性が維持される. これは, 追加されたランダムノイズ がフィードフォワードパスの最後にあり, それがノイズシェーピングである. （3）上記の記述は, すべての LP, HP, BP およびマルチ BP タイプのモジュレータにでき る. 次の課題は, 図3-1 と同等の簡単な回路実装である. この技術は ΔΣAD 変調器にも 適用することができる.
参考文献：
[1] J. Kojima, et. al., “Limit Cycle Suppression Technique Using Digital Dither in Delta Sigma DA Modulator”, IEEE ICSICT 13th (2016)
[2] D. Reefman, et. al., “Description of Limit Cycles in Feedback Delta-sigma Modulators”, 117th AES Convention, (2004).
[3] Y. Koyano, et. al., “Recording and Playback System of High Speed Single-Bit Direct Quantized Signal with Dither”, Western Pacific Acoustics Conference (2015)
[4] S. Pavan, R. Schreier, G. C. Temes, Understanding Delta-Sigma Data Converters, 2nd Edition, IEEE Press (2017).
35
[5] M. Murakami, et. al, “I-Q Signal Generation Techniques for Communication IC Testing and ATE Systems", IEEE ITC (Nov. 2016)
[6] R. Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, 2nd edition, Kluwer Academic Publisher (2003).
36
第四章 FFT 法を用いた
ΔΣADC 線形性試験アルゴリ
ズム
4.1 はじめに
近年IoT（Internet of Things）が注目され, それに伴い IoT 関連デバイスの試験・評価・
試験が重要になってきている [1]. その中でもデルタシグマ(ΔΣ)変調に基づく AD 変換器 は大部分がデジタル回路で構成されて低速・低周波信号帯域ながら高線形・高分解能の AD 変換を実現できるのでセンサインターフェース回路等で広く用いられている [2]. し かしながら生産出荷時（100 円のチップで試験時間 1 秒以内が目安）にはその線形性試 験は試験時間がかかるため多くの場合行われていないのが実情である. 一方, 近年の特 に車載・医療・インフラ応用での高品質性の要求から, 線形性の試験が重要になり, 短 時間（すなわち低コスト）で線形性を試験する技術が求められている. この論文ではそ のための技術を提案し, シミュレーションで効果を確認したので報告する.
4.2
ΔΣAD 変換器
ΔΣAD 変換器は, アナログ部の ΔΣAD 変調器とその後段のデジタルフィルタから構成 される(図 4-1). ΔΣAD 変調器はアナログ入力を ΔΣ 変調し量子化ノイズをノイズシェー ピングし, 1-bit デジタルデータを出力する, 後段のデジタルフィルタはその 1-bit デジ37
タルデータを入力とし LPF と間引き(decimation) を行う.その出力が ADC 全体のデジ
タル出力になり, 例えば 6sps (sample per second) で 20-bit 分解能の ADC が実現できる.
図4-1. ΔΣ AD 変換器の構成 Fig.4-1. Constitution of ΔΣ AD converter
4.3 提案する
ΔΣAD 変換器線形性試験法
出力レートが数秒程度で16-bit ~ 20-bit 分解能の ΔΣADC 全体の線形性を直接的に試
験しようとすると, 膨大な試験時間がかかってしまうことがわかる. そこで次の試験方 式を提案する. ① AD 変調器とデジタルフィルタ部を分けて各々個別に試験する. ② デジタルフィルタ部はスキャンパス法等により故障があるかどうかを試験する. デジタルフィルタ部は故障していなければ線形性劣化を引き起こさない. ③ ΔΣAD 変調器部の 1-bit 出力をテストピンとして外部に出力して試験時に観測する.
38 出力レートは例えば数十 ksps とデジタルフィルタ出力よりはるかに高速なレートで ある. ④ ΔΣAD 変調器には故障はなくてもアナログ回路を含むので線形性が劣化する可能 性がありそれを試験で確認する. ΔΣAD 変調器の入出力特性は「パイプライン AD 変 換器でのような特定コードで大きな“跳び（jump）”」はない（積分非直線性があって も連続的に変化する）と想定する. ⑤ ΔΣAD 変調器の入出力特性を多項式でモデル化する. 例えば x(t) を入力, y(t) を出 力とし, 3 次の非線形性が主要な歪の場合, 次のようにモデル化する. 𝑦(𝑡) = 𝑎1𝑥(𝑡) + 𝑎3𝑥(𝑡) (4-1) ⑥ ΔΣAD 変調器に振幅𝐴0が既知の余弦波入力x(t)を与える. 𝑥(𝑡) = 𝐴0cos (𝜔0𝑡) (4-2) このとき出力y(t) は次のようになる. 𝑦(𝑡) = 𝑎1𝑥(𝑡) + 𝑎3𝑥(𝑡) 3 = (𝑎1∙ 𝐴0+ 3 4𝑎3∙ 𝐴0 3) 𝐴 0cos(𝜔0𝑡) + 1 4𝑎3∙ 𝐴0 3cos(3𝜔 0𝑡) (4-3) ⑦ 変調器出力y(t) を FFT し, パワースペクトルを求める. 基本波スペクトル P1 = a1∙ A0+ 3 4a3∙ A0 3 (4-4) 及び3 次高調波スペクトル
39 P3 = 1 4𝑎3∙ 𝐴0 3 (4-5) から, (𝑎1, 𝑎3)を推定する.これが非線形性を含んだ ΔΣAD 変調器の入出力特性になる. ⑧ より精度の高いモデルとして, 式(4-1) の 3 次項だけでなく, 2, 4, 5, 6, 7.. 次項を含 める. 同様に 2, 3, 4, 5, 6, 7,.. のパワースペクトルからそれぞれの係数の値を求める. ΔΣAD 変調器の 1-bit 出力はデジタルフィルタによる間引き前であるので出力レート は高い. この FFT 結果からパワースペクトルから変調器の入出力特性の多項式モデル の係数, すなわち積分非線形性を推定できる. 以上が提案する試験法である. 次節で上 記手法のシミュレーション検証を示す.
4.4 提案 ΔΣAD 変換器線形性試験法のシミュレーション検証
図4-2 に 1 次 ΔΣ 変調器が 3 次非線形性を持っている場合のシミュレーションモデル を示す. パラメータ k の値を変更することで 3 次非線形性の強さを制御できる.40 𝑉𝑚= 𝐸 − 𝑘 ∗ 𝐸3 (𝑘 > 0) 𝐸(𝑛) = 𝑉𝑖𝑛(𝑛) − 𝑉𝑓(𝑛) 𝑉𝑚(𝑛) = 𝐸(𝑛) − 𝑘 ∗ 𝐸(𝑛)3 (𝑘 > 0) 𝑉𝑜(𝑛) = 𝑉𝑜(𝑛 − 1) + 𝑉𝑚(𝑛) If 𝑉𝑜(𝑛) ≥ 0; 𝐷𝑜𝑢𝑡(𝑛 + 1) = 1; 𝑉𝑓(𝑛 + 1) = 1 Else 𝐷𝑜𝑢𝑡(𝑛 + 1) = 0; 𝑉𝑓(𝑛 + 1) = −1 図4-2 3 次非線形性をもった ΔΣAD 変調器シミュレーションモデル.
Fig.4-2. ΔΣAD modulator with third-order nonlinearity simulation model.
4.4.1 DC 入出力特性
図4-2 の変調器モデルで, DC 入力を-1 から 1 まで 0.05 刻みで DC 入力を与え, 各 DC 値で Dout の個数を 2^20 のデータをシミュレーションで取得した. 非線形性の強さ を表すk の値を 0.0, 0.0001, 0.0005, 0.001, 0.005, 0.01 を変化させてその Dout での 1 の
41
図4-3 変調器 DC 出力特性シミュレーション結果
Fig.4-3. Modulator DC output characteristic simulation result
図4-3 の入出力特性を次の式で多項式近似する.
𝑦(𝑡) = 𝑎3∙ 𝑥(𝑡)3+ 𝑎2∙ 𝑥(𝑡)2+ 𝑎1∙ 𝑥(𝑡) + 𝑐 (4-6)
図4-3 のシミュレーション結果から各 k の値に対してカーブフィッティングして a3,
42
表4-1 DC 入出力特性多項式近似での係数値のカーブフィッティングによる推定値
Table.4-1. DC input / output characteristic
estimated value by curve fitting of coefficient value in polynomial approximation
この表から予想通りの次の結果が確認できる. ① k の値にかかわらず, a2 と c の値.が一定. ② k の値が大きくなると a1 の値がわずかに減少する. ③ k の値が大きくなると a3 の値が大きく増加する.
4.4.2 余弦波入力
次にAD 変調器 (図 4-2) に(4-2) 式の余弦波を入力し, 変調器の 1-bit 出力を220個の データを取得しFFT を行い, パワースペクトルを得て基本波パワーP1, 3 次高調波パワ ーP3 を求める (図 4-4). k a3 a2 a1 c 0.0001 104.84 0.16206 524180 524290 0.0005 524.48 0.16206 523760 524290 0.001 1050.5 0.16206 523240 524290 0.005 5282.5 0.16206 519000 524290 0.01 10643.0 0.16206 513610 52429043
図４-4 ΔΣ 変調器の余弦波を入力した場合の出力パワースペクトラムの シミュレーション結果.
Fig.4-4. Simulation result of output power spectrum when cosine wave of ΔΣ modulator is input.
4.4.3 積分非直線性の推定
ΔΣ 変調器の入出力特性を(4-3) 式で多項式モデリングを行う.図 4-4 から得られた P1, P3 から, (4-4), (4-5) 式に基づき a1, a3 の値を（すなわち積分非線形性）を推定する.こ のようにして得られたa1, a3 の推定値の誤差を図 4-5 に示す. P ow er [ dB ] 周波数（リニア表示） 基本波パワー P1 3 次高調波パワー P344
(a) a1 推定誤差. (a) a1 estimation error.
(a) a3 推定誤差.
(b) a3 estimation error.
図5-5 パワースペクトルから多項式係数の推定誤差
Fig.4-5. Estimated errors of polynomial coefficients from power spectrum. 0 0.00002 0.00004 0.00006 0.00008 0.0001 0.00012 0.00014 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 a1 E st im at io n E rr o r Amplitude k=0.0001 k=0.0005 k=0.001 k=0.005 k=0.01 0 0.1 0.2 0.3 0.4 0.5 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 a3 E st im at io n E rr o r Amplitude k=0.0001 k=0.0005 k=0.001 k=0.005 k=0.01
45 このシミュレーションから次のことがわかる. ① 入力振幅A0 にかかわらず a1 の推定誤差が小さい. ② 入力振幅A0 を大きくする（1 に近づける）a3 の推定誤差が小さくなる. また, ここではシミュレーション結果を示していないが. データの個数を220個に比 べて小さくしていくと, 推定誤差が図 4-5 で示した値よりも大きくなる. 図4-6 にここでのアルゴリズムの全体を示す. 図4-6 提案する積分非線形性推定アルゴリズム
Fig.4-6. Proposed integral nonlinearity estimation algorithm
4.5 考察
46 モデリングを考えるため5 次, 7 次.. 等の非線形性も考慮した多項式モデルを考えるこ とができる. その際は FFT 結果からのパワースペクトルは基本波, 3 次, 5 次, 7 次, … の パワースペクトル値から多項式係数を推定する. (偶数次の多項式係数を考慮する場合 も同様に偶数次高調波パワースペクトルを用いる) 図 4-2 では 1 次変調器を検討したが, 2 次, 3 次等の変調器にも提案手法は適用できる.
4.6 まとめ
この論文では ΔΣAD 変換器の量産時の短時間高精度積分非直線性の試験手法・アル ゴリズムを提案しシミュレーション検証した. 今後は実際の試験時間の見積もり, 高次 歪の考慮, 高次変調器への適用を検討していく.また, 実機での検証も行っていく.参考文献
[1] G. Robert, F. Taenzler, M. Burns, An Introduction to Mixed-Signal IC Test & Measurement, 2nd Edition, Oxford University Press (2012).
[2] S. Pavan, R. Schreier, G. C. Temes, Understanding Delta-Sigma Data Converters, 2nd Edition, IEEE Press (2017).
47
謝辞
本研究を進めるにあたり, 群馬大学理工学府小林春夫教授より数々のご指導, ご鞭撻 賜りましたことをここに厚く御礼申し上げます. 3 年間でいただいた懇切丁寧なご助言 は本研究を適切な方向に導いてくださり, こうした成果を得ることができました. また 研究発表や技術研修, 講演会など様々な機会を何度もくださり, 多くの面で成長するこ とができました. 心より感謝いたします. 桑名杏奈助教には研究や生活を進める上での 様々なアドバイスやサポートをいただきました. この間でしたがお世話になり, 心より 感謝いたします. また客員教授であられる青木均先生, 落合政司先生, 恩田謙一先生, 小堀康功先生, 畠山一実先生には授業や講演会等で様々な電子回路の基礎をご教授い ただきました. 心より御礼申し上げます.さらに本研究はローム社(ROHR Semiconductor Co., Ltd.)にサポートいただき, 特に佐 藤 賢央, 石田 嵩, 岡本 智之, 市川 保氏（ローム社）には多くの有意義なご意見をい ただきました. 深く感謝いたします. ローム社の皆様には打ち合わせにおいて有意義な 議論を頂きました. 深く感謝いたします. また数々の学会や打ち合わせ, イベントでは 多くの方々からご助言をいただきました. ここに感謝いたします. そして, 私は研究室 を入ったばかりとき, 色々なことを教えていただきながら 2 年間を一緒に研究すること のできた串田弥音氏に心より感謝いたします.
48
研究業績
国際学会発表
[1]
Jiang-Lin Wei, Nene Kushita, Takahiro Arai, Lei Sha, Anna Kuwana, Haruo Kobayashi, Takayuki Nakatani, Kazumi Hatayama, Keno Sato, Takashi Ishida, Toshiyuki Okamoto, Tamotsu Ichikawa. “High-Resolution Low-Sampling-Rate ΔΣ ADC Linearity Short-Time Testing Algorithm”. IEEE International Conference on ASIC, Chongqing, China[2]
Jiang-Lin Wei, Nene Kushita, Takahiro Arai, Lei Sha, Anna Kuwana, Haruo Kobayashi, Takayuki Nakatani, Kazumi Hatayama, Keno Sato, Takashi Ishida, Toshiyuki Okamoto, Tamotsu Ichikawa. “Algorithm for ΔΣADC Linearity Test in Short Time”.Taiwan and
Japan Conference on Circuits and Systems (TJCAS 2019)
, Nikko, Japan(Aug. 2019). [3] Keno Sato, Takashi Ishida, Toshiyuki Okamoto,Tamotsu Ichikawa, Jiang-Lin Wei, NeneKushita, Hirotaka Arai, Anna Kuwana, Takayuki Nakatani, Kazumi Hatayama, Haruo Kobayashi, "An FFT-based INL Prediction Methodology for Low Sampling Rate and High Resolution Analog-to-Digital Converter", IP Session 9C: Innovative Test Practices in Japan, IEEE VLSI Test Symposium, Monterey, CA (April, 2019).
[4] Jiang-Lin Wei, Nene Kushita, Takahiro Arai, Lei Sha, Anna Kuwana, Haruo Kobayashi,
49
Tamotsu Ichikawa "High-Resolution Low-Sampling-Rate ΔΣ ADC Linearity Testing Algorithm". 3rd International Conference on Technology and Social Science, Kiryu, Japan (8-10 May, 2019)
[5] Jiang-Lin Wei, Nene Kushita and Haruo Kobayashi. "Limit Cycle Manage Using Random
Signal in Delta Sigma DA Modulator", 5th International Symposium of Gunma University Medical Innovation and 9th International Conference on Advanced Micro-Device Engineering, Kiryu, (Dec. 6, 2018)
[6] Jiang-Lin Wei, Nene Kushita, Haruo Kobayashi, “Limit Cycle Suppression Technique
Using Random Signal In Delta-Sigma DA Modulator”, IEEE 14th International Conference on Solid-State and Integrated Circuit Technology, Qingdao, China (Nov. 2018)
[7] (Invited) Haruo Kobayashi, Jiang-Lin Wei, Masahiro Murakami, Jun-ya Kojima, Nene
Kushita, Yuanyang Du, Jianlong Wang “Performance Improvement of Delta-Sigma ADC/DAC/TDC Using Digital Technique”, IEEE 14th International Conference on Solid-State and Integrated Circuit Technology, Qingdao, China (Nov. 2018)
[8] Keno Sato, Takashi Ishida, Toshiyuki Okamoto, Tamotsu Ichikawa, Jiang-Lin Wei, Nene
Kushita, Hirotaka Arai, Lei Sha, Anna Kuwana, Takayuki Nakatani, Kazumi Hatayama,
50
Resolution Analog-to-Digital Converter", Poster Session, IEEE International Test
Conference, Washington, D. C. (Nov. 2019). (accepted)
国内学会発表・研究会発表
[1]
魏 江林, 串田 弥音, 桑名 杏奈, 小林 春夫「ΔΣDA 変調器でのランダム信号を用 いたリミットサイクル抑制技術」 第71 回システム LSI 合同ゼミ , 埼玉大学, さい たま市（2019 年 1 月 26 日）[2]
魏 江林, 串田 弥音, 新井 宏崇, 桑名 杏奈, 沙 磊, 小林 春夫, 中谷 隆之, 畠山 一実, 佐藤 賢央, 石田 嵩, 岡本 智之, 市川 保 “FFT 法を用いた ΔΣADC 線形性試 験アルゴリズム”第 9 回 電気学会東京支部栃木・群馬支所 合同研究発表会, ETG-19-25, ETT-ETG-19-25, 小山高専 2019 年 3 月 4 日(月), 5 日(火)受賞
[1] Best Student Paper Award: 3rd International Conference on Technology and Social
