モノリシック集積化に関する研究

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光通信用 InP/InGaAs ヘテロ接合バイポーラトランジスタの高速化およびフォトダイオードとの

モノリシック集積化に関する研究

Study of high-speed InP/InGaAs heterojunction bipolar transistors and their monolithic integration with photodiodes for optical fiber

communication systems

2012 年 2 月

柏尾典秀

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第 1 章序論

1-1.背景

データトラフィックの急激な増大に伴い、光通信ネットワークの大容量化への要求が年々増加している。ネットワーク大容量化の実現には、光素子の高帯域化に加え、電子集積回路(IC: Integrated

circuit)の高速化が不可欠である。特に、光通信用ハイエンドのICには高速動作が要求されるため、

Siよりも数倍電子移動度が高いGaAsやInPなどの化合物半導体を用いた電界効果トランジスタやバイポーラトランジスタが多く使われている。

化合物半導体は材料や組成を変えることでバンド構造を自由に設計できる利点を持つ。例えば、

異種材料の組み合わせ(ヘテロ接合)を適用したトランジスタの1つに高電子移動度電界効果トランジスタ（HEMT: High Electron Mobility Transistor）がある。HEMTでは電子供給層と電子走行層がヘテロ接合により分離される構造となっており、イオン化不純物散乱の影響を受けずに電子の高速走行が可能となっている。一方、バイポーラトランジスタにヘテロ接合を応用したトランジスタとしては、エミッタ・ベース接合にヘテロ接合を用いたヘテロ接合バイポーラトランジスタ(HBT: Heterojunction bipolar transistor)がある。エミッタ・ベース接合にヘテロ接合を用いることで、ベースからエミッタへの正孔の逆注入を抑制できるため、電流利得の劣化を伴わずにベース層の高濃度化とエミッタ層の低濃度化が両立できる。それによりエミッタ容量を大きく低減でき、高速動作が期待できる。また、HBTはHEMT と比較して、相互コンダクタンスが高く、高耐圧動作および低消費電力動作に優れており、しかも素子サイズが小さいために高集積化が可能である。

HBTの歴史は古く、バイポーラトランジスタが発明された4年後の1951年にShockleyにより、初めて提案された[2]。1957年にはKroemerによりHBTのバンド構造の理論的な解析が行われたものの

[3]、しばらくの間は良好なヘテロ界面を形成する技術がなく、GaAs/Ge等の様々なヘテロ接合の基

本的な特性の報告に限られていた。[4]。1970年代に入り、液相成長(LPE: Liquid Phase Epitaxy)で HBT作製が可能になり、GaAs基板上に作製されたAlGaAs/GaAs HBT（エミッタ層にAlGaAs、ベー

ス層にGaAs、コレクタ層にGaAsを用いたHBT）において良好なDC特性が実現されるようになった

[5,6]。1980年代になると、有機金属気相成長法(MOCVD: Metal Organic Chemical Vapor

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5

Deposition)や分子線エピタキシー（MBE: Molecular Beam Epitaxy）といったより急峻なヘテロ界面を実現可能なエピタキシャル成長法技術が登場し、GaAs基板上に作製されたAlGaAs/GaAs HBTに加えて、InP基板上に作製されたInAlAs/InGaAs HBTやInP/InGaAs HBTなど様々なヘテロ接合バイポーラトンジスタが報告されるようになった[7-9]。1980年後半から1990年初めにかけて、化合物半導体の特徴の一つである速度オーバーシュートを積極的に活用したHBTが報告され、例えば、

AlGaAs/GaAs HBTで電流利得遮断周波数f_Ｔが171GHz、InP/InGaAs HBTでf_Ｔ=165GHzが報告され、化合物半導体HBTの高速特性に対する高いポテンシャルが実証された[10,11]。特に、

InP/InGaAs HBTはInGaAsコレクタ層におけるΓ-Lバレー間エネルギー差が0.55eVとGaAsの2倍以上あるため、GaAs系HBTに比べて速度オーバーシュートが生じやすく電子走行時間の短縮が可能となり、GaAs系HBTに比べて高いfTが実現されるようになった。2001年には、Ida等により、

InP/InGaAs HBTにおいてコレクタ電流密度動作を高め、高速化する手法によりfT=341GHzという非

常に高いf_Ｔが実現されている[12]。この報告をきっかけに、他の研究所でも同様の手法により

InP/InGaAs HBTの高速化が研究され、2006年にはイリノイ大学によりfT=765GHzが報告され、

InP/InGaAs HBTの優れた高周波特性が実証されてきた[13]。

InP/InGaAs HBTは高速動作に優れているだけでなく、光素子（特にフォトダイオード）を集積した

光電子集積回路(OEIC: Optoelectronic integrated circuit)の作製が容易である特徴を持つ。

InP/InGaAs HBTを用いたOEICは1993年に初めて実現された[14]。InP/InGaAs HBTのベース・コレクタ層をpinフォトダイオードに利用できるため、InP/InGaAs HBTのエピタキシャル層構造と製造工程をほとんど変更する必要はない。InP/InGaAs HBTの動作速度の進展に伴い、2000年ごろまで各研究機関でInP/InGaAs HBT OEICの研究が行われた[15-17]。2000年には40Gbit/sのOEICが報告されるなど、InP/InGaAs HBTはICだけでなく、OEICの構成デバイスとしても期待されていると言える。

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6

1-2. 次世代光通信システムの実現に向けた課題

図1-1に、光通信システムにおける伝送容量の年次推移を示す。通信方式は、時分割多重方式 (TDM: Time Division Multiplexing)に始まり、続いて波長多重方式(WDM: Wavelength division

multiplexing)、さらに近年ではコヒーレント通信方式が導入されつつある状況である。伝送容量は10

年で約100倍に近い伸びで推移しており、2010年には１チャンネル当たりの伝送速度が100Gbit/sを超えることが報告されている。しかしながら、１チャンネル当り100Gbit/sを超える光通信システムでは、

構成要素である電子回路の高速化が必要なことはもちろんのこと、部品間の高速アナログ電気信号劣化の影響が無視できなくなることが懸念される。InP HBTは100Gbit/s級ICの実現を可能にする優れた高周波特性を有しており、次世代の光通信システム向け電子デバイスとして有望である。さらに、

InP基板上に形成されていることから、InP HBTと光素子を１チップに集積(モノリシック集積)することが可能であり、次世代光通信システムで懸念される部品間の高速アナログ信号劣化を抑制し、システムの設計マージンを拡大することが期待されている。そこで、本論文では次世代光通信システムへの導入を目指し、高信頼InP HBTの高速化と光素子（特にフォトダイオード）とのモノリシック集積化について議論する。

図1-1 光通信システムにおける伝送容量の変遷

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7

1-3. 高信頼InP/InGaAs HBT の高速化

1-3-1. 高周波特性の指標について

高信頼InP HBTの高速化について議論する前に、トランジスタの高周波特性の指標について説明

する。高周波特性の指標として、f_Tおよびf_maxが用いられる。h₂₁およびメイソンの単一方向利得(UG:

Mason’s unilateral gain)の周波数依存性に対して、-20dB/decadeで外挿し、f_Tおよびf_maxはそれぞれ h₂₁=1およびUG=1となる時の周波数と定義されている（図1-2）。

図1-2 h21とUGの周波数特性

ちなみに、高周波測定で得られたSパラメータをZパラメータに変換し、h₂₁およびUGの周波数特性を求めている。

22 21

21 Z

h =−Z (1-1)

[

Re( )Re( ) Re( )Re( )

]

4 ₁₁ ₂₂ ₁₂ ₂₁

2 12 21

Z Z

Z UG Z

−

= − (1-2)

(10)

8

なお、f_Tおよびfmaxはデバイスパラメータを用いて以下のように記述できる。

(

⁽ ⁾⁽ ⁾ ⁽ ⁾

)

2

1

, ,

,

,in Cex C Cin Cex

C EE E F E E

T r C r R C C R C C

f = + + + + + +

τ

π (1-3)

in C B

T

C R f f

,

max ⁼ 8

π

(1-4)

ここで、r_E: 動的エミッタ抵抗、C_E: エミッタ・ベース容量、τ_F: ベース・コレクタ走行時間、R_EE: エミッタ寄生抵抗、C_C,in: コレクタ内部容量、C_C,ex: コレクタ外部容量、R_C: コレクタ抵抗、R_B: べース抵抗である。これらの式の導出については２章で詳しく述べる。

1-3-2. 電子回路に必要とされるfTとfmax

次に、電子回路の動作速度とInP HBTのfTおよびfmaxとの関係について議論する。まず、電子回路の構成要素であるエミッタ結合論理の遅延時間(tECL)を解析式から求める [18,19]。

⎥⎥

⎦

⎤

⎢⎢

⎣

⎡ ⎟

⎠

⎜ ⎞

⎝⎛ +

⎟⎟+

⎠

⎞

⎜⎜⎝

⎛ +

⎟⎠

⎜ ⎞

⎝⎛ + +

= ₂

max ,

,

max 0.15

2 2 4 1 1

15 . 0 1 2 1 1 2

1

f f V C

V C f

t f ^L ^T

in C

ex L C

T

ECL π (1-5)

ここで、VL: 論理振幅、CC,ex: コレクタ外部容量である。

なお、電子回路の動作速度は1/3.3tECLとなることが知られている[19]。この式をもとに40Gbit/s、

100Gbit/sおよび160Gbit/s級ICにおいて必要とされるfTおよびfmaxを見積もった。図1-3にその計算結果を示す。合わせて、これまでInP HBTおよびSiGe HBTで報告されているfTおよびfmaxをプロットした。特にfTとfmaxのバランスの良い部分のみに着目すると、40Gbit/s級ICに必要とされるfTおよびfmaxはそれぞれ150GHz以上となる。また、100Gbit/s級ICにはfT>300GHzおよびfmax>300GHz、

160Gbit/s級ICにはfT>450GHzおよびfmax>500GHzが必要となることがわかる。InP HBTのfTおよびfmaxの最高値はSiGe HBTよりも2倍以上高い700GHz以上を示している。InP系材料特有の速度オーバーシュートにより、電子走行速度が～4x10⁷cm/sとSi系材料の2倍以上の速度であることが高いfTあるいはfmaxが得られる要因の一つである。さらに、InP HBTはfTとfmaxのバランスが良く、SiGe

(11)

9

HBTでは難しい400GHz以上のfTおよびfmaxが実現されていることがわかる。つまり、InP HBTを用いれば、160Gbit/s級ICの実現も十分可能性があると言える。

図1-3 InP HBTとSiGe HBTにおいて報告されているfTおよびfmax。エミッタ結合論理の遅延時間から求められた40Gbit/s、100Gbit/sおよび160Gbit/s級ICで必要とされるfTとfmaxの関係についての計算値も記載。

0 100 200 300 400 500 600 700 800 900 1000

0 100 200 300 400 500 600 700 800 SiGe HBT

InP HBT(研究レベル) InP HBT(レッジ構造有)

f

max

(G H z )

f

T

(GHz)

160Gbit/s

100Gbit/s

40Gbit/s

UCSB

NTT

HRL

UIUC

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10

1-3-3. 高信頼 InP HBT構造

これまでInP HBTは高速特性が優れていることを述べてきたが、通信システムに導入する際、高速

特性だけでなく、信頼性の確保が非常に重要である。従来のInP/InGaAs HBTは、図1-4に示すように外部ベース層が露出された構造である。そのため、エミッタから電子の一部が外部ベース層上の再結合中心に捕獲され、ベース表面再結合電流が増加し、電流利得の劣化を招いていた[20]。この電流利得劣化は、InP/InGaAs HBTを光通信システムに導入する上で非常に大きな問題となる。

図1-4 従来のInP/InGaAs HBTの断面構造

そこで、NTTでは40Gbit/s級IC向けの1μmエミッタInP/InGaAs HBTに対して、図1-5に示すレッジ構造を導入し、電流利得劣化の抑制を試みた[21]。作製したHBTは電流利得57と、レッジ構造のないHBTの2倍程度の高い電流利得が得られるとともに、実用に足る高いデバイス寿命（接合温

度125℃でデバイス寿命10⁸時間以上）を持つことを実証した[22]。なお、NTTで開発した40Gbit/s

級IC向け1μmエミッタInP/InGaAs HBTの構造は、70nm厚のアンド―プInP、50nm厚のp型InGaAs、

300nm厚のInGaAsである。レッジ構造は外部ベース層上のアンド―プエミッタ層の一部を意図的に

(13)

11

残すことで形成している。エミッタ層にアンド―プInPを用いているのは、レッジ層として利用した時に空乏化しやすいこととアンド―プInPエミッタはn型ドープのInPエミッタに比べてエミッタ・ベース容量

図1-5 レッジ構造を導入したInP/InGaAs HBTの断面図

が小さく、低消費電力で高速動作が期待できるからである。なお、レッジ構造を備えた1μmエミッタ HBTの高周波特性はコレクタ電流密度1mA/μm²において、f_T=169GHz、f_max=255GHzであり、レッジ構造のないHBTの高周波特性に対して全く遜色のない特性であった。なお、図1-3からもわかるようにこの高周波特性は40Gbit/s級ICには十分な値である。

超100Gbit/s級のICを実現するためには、エミッタサイズの微細化とともにHBTのエピタキシャル

層を薄層化し、2mA/μm²以上の高電流密度動作にし、f_Tおよびf_maxを300GHz以上に向上させる必要がある[23]。このような高電流密度動作には、エミッタ・ベース接合における空間電荷効果を低減するために、エミッタ層の不純物濃度を増加させる必要がある。しかしながら、n型エミッタ層をレッジ層に利用した場合にレッジ層が機能し、高いデバイス寿命が得られるかどうか検証する必要がある。また、高電流密度動作では、Ti/Pt/Auで構成されるエミッタ電極がエミッタ層内に拡散し、エミッタ・ベースがショートし、電流利得の突然劣化をもたらす問題もある[21]。この劣化を抑制するためには、高融

(14)

12

点の電極を導入する必要がある。さらに、高融点金属を電極に導入したことで、高周波特性に影響がないことも検討しなければいけない。このように、次世代光通信向けの高速InP/InGaAs HBTの実現には、デバイスの微細化や薄層化とともに、エミッタ層の高濃度化や電極の高融点化などデバイス構造の改善が不可欠となる。

1-4. InP/InGaAs HBT とフォトダイオードのモノリシック集積化

伝送速度が100Gbit/sを超えるような次世代光通信システムでは、各素子間の寄生成分による信号劣化が無視できなくなる。最も信号劣化が顕著になるのは、高速な電気信号が通るフォトダイオードと電子回路の間の配線である。この信号劣化を最小限にするためには、フォトダイオードと電子素子とを一つのチップにOEIC化し、配線の長さを最小限にすることが望ましい。

図1-6にInP/InGaAs HBTのベース・コレクタ構造をそのままpinフォトダイオードとして利用した時

の断面図を示す。この構造は、HBTの一部をpinフォトダイオードとして利用しているため、HBTとpin フォトダイオードのモノリシック集積化が容易である。

図1-6 HBTのベース・コレクタ層をpinフォトダイオードとして利用したOEICの断面図

(15)

13

また、pinフォトダイオードはInP/InGaAs HBTのデバイスプロセス工程の一部をそのまま流用できるため、HBTと同様に高い歩留まりが期待できる。

しかしながら、pinフォトダイオードはInP/InGaAs HBTと容易に集積できるものの、速度の遅いホールが応答に関与しているため高速動作では高出力化が難しいという問題がある。しかも、pinフォトダイオードは後段に高い利得のトランスインピーダンスアンプを何段も必要とするため、受光回路を複雑にしてしまう（図1-7）。

図1-7 従来の光通信システムの受信機構成

図1-8 単一走行キャリフォトダイオードを用いた光受信機構成

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14

この問題を解決するために、NTTではp型光吸収層とワイドギャップの電子走行層からなる単一走行キャリアフォトダイオード(UTC-PD: Uni-traveling-carrier photodiode)を開発し、100GHz以上の高速応答と1V以上の高出力特性の両立を実現した[24]。UTC-PDを用いれば、その出力で直接InP HBTの識別回路を駆動するシンプルな受光回路構成が可能となる(図1-8)。この構成により、受光回路の高性能かつ小型化が期待される。したがって、100Gbit/sを超える受光回路応用に向けた

UTC-PDとInP/InGaAs HBTのモノリシック集積化は光通信システムの高性能化に非常に魅力的であ

る。

1-5. 本論文の目的

以上、述べたようにInP/InGaAs HBTは次世代光通信用ICおよびOEIC向けのトランジスタとして最も有望である。本研究の目的は、超高速光通信用ICおよびOEICへの応用を目指し、実用化に耐えうる信頼性を備えたInP/InGaAs HBTの高速化を追求するとともに、InP/InGaAs HBT ICの高機能化に向けてInP/InGaAs HBTとUTC-PDのモノリシック集積化技術を検討し、OEICを実現することにある。

1-6. 本論文の構成

本論文は7章から構成されている。第2章では、InP HBTのスケーリング則について議論し、次世代光通信用ICの高速化に向けて、レッジ構造を備えた0.5μmエミッタInP/InGaAs HBTの試作・評価を行い、実用に耐えうる構造かどうか議論する。第3章では、更なる微細化に適した新エミッタ構造を提案し、試作・デバイス評価を行い、薄層レッジ構造の効果を検証する。第4章では、更なる高速化に向けて、薄層レッジ構造を備えた0.25μmエミッタHBTを試作し、その高周波特性と加速寿命試験を行い、今後のInP/InGaAs HBTの展望について議論する。第5章では、InP/InGaAs HBTを利用したOEICの実現に向けて、Beイオン注入を用いたInP/InGaAs HBTとUTC-PDの集積化技術について検討する。第6章では、非選択再成長法を用いて、InP/InGaAs HBTおよびUTC-PDそれぞれ

(17)

15

を最適化した構造でのモノリシック集積化を検討するとともに、実際にOEIC試作・評価を行う。最後に第7章で論文全体のまとめとする。図1-9に本論文の各章の関係を示す。

図1-9 本論文の章構成

(18)

16

参考文献

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17

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18

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(21)

19

第 2 章レッジ構造を備えた 0.5μm エミッタ InP/InGaAs HBT

2-1. 概要

本章では、InP/InGaAs HBTの小信号等価回路を用いて、デバイス設計に重要なデバイスパラメータと高周波特性の指標である電流利得遮断周波数fTおよび最大発振周波数fmaxを導出する。その後、

導出された式をもとに、高速化に向けたデバイススケーリングについて述べる。更に、デバイススケーリングをもとにレッジ構造を備えた0.5μmエミッタInP/InGaAs HBTを設計し、試作・評価を行い、その結果について議論する。

2-2. InP/InGaAs HBT の性能指標

InP/InGaAs HBTの優れた高周波特性を最大限に活用するためには、トランジスタの小信号等価

回路パラメータを求め、電子の走行時間と寄生成分（抵抗成分や容量成分）を正確に把握することが極めて重要である。バイポーラトランジスタの小信号等価回路としては、コレクタ電流をEB間電圧V_EB 依存の電流源とするπ型とエミッタ電流I_E依存のT型の2つのモデルがある。π型モデルは半導体物理を用いて説明しやすく、また小規模回路への適用のしやすいことから教科書等で多く用いられているが[1]、ここではデバイス構造に対して物理的に意味のあるT型モデルを用いることとする。図2-1に

InP/InGaAs HBTの小信号等価回路図を示す[2]。等価回路がT型で構成された場合、四端子回路

パラメータとしてZパラメータを用いるのが有効である。まず、点線で囲った部分の四端子パラメータ (Zin)を求める。点B’での電流および電圧をそれぞれIB’、V_B’、点C’での電圧および電流をVC’、エミッタ動的抵抗での電流をiE’とすると、以下の3式が得られる。

' '

'

(

_B _E

)

_B _E _C

B

R Z I Z I

V = + +

（2-1）

) (

)

( ^' ^' ^' ^'

'

C B E E

C BC

C Z I i Z I I

V = −

α

+ + (2-2)

' '

' _C (1 _E _E) _E

B I j r C i

I + = +

ω

(2-3)

(22)

20

図2-1 InP/InGaAs HBTの小信号等価回路図

REE: エミッタ寄生抵抗、r_E: エミッタ動的抵抗、C_E:エミッタ・ベース間容量、R_B:ベース抵抗、C_C,in: 内部ベース・コレクタ容量、C_C,ex: 外部ベース・コレクタ容量、G_BC: 出力コンダクタンス、α:ベース到達率、

RC: コレクタ抵抗

(23)

21

計算を簡略化するため、エミッタ部分とコレクタ部分のインピーダンスをそれぞれまとめて、Z_Eおよび ZBCと表記している。Z_EおよびZBCは以下の式で表わされる。

E E

EE E

C r j

R Z

ω + +

= 1

1 (2-4)

in C BC

BC G j C

Z

,

1 ω

= + (2-5)

(2-1)から(2-5)を用いて、点線で囲われた部分のZパラメータを求めると、

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

− +

−

= +

⎟⎟⎠

⎜⎜ ⎞

⎝

=⎛

) 1

( ^'

' 22

21 12 11

α α _BC _E _BC

E

E E

B in

in in in

in Z Z Z Z

Z Z

R Z

Z

Z Z (2-6)

となる。ただし、

E E

F

C r j

j ω

ωτ α α

+

= − 1

)

0exp(

' (2-7)

である。次に、ZinとCC, exをそれぞれYパラメータに変換後、加算し、Zパラメータに再度変換する。最後に、コレクタ抵抗部分を加えると小信号等価回路全体のZパラメータは以下のようになる。

⎟⎟

⎟

⎠

⎞

⎜⎜

⎜

⎝

⎛

+ +

− − +

− + +

+ + +

−

+ + + −

+ +

− + +

=

⎟⎟⎠

⎜⎜ ⎞

⎝ + ⎛

⎟⎟

⎟

⎠

⎞

⎜⎜

⎜

⎝

⎛

+ +

+Δ

⎟⎟=

⎠

⎜⎜ ⎞

⎝

=⎛

BC B ex C

BC C

BC E

BC B ex C

BC B

BC BC E

BC B ex C

BC B E BC

B ex C

BC B

B E B

C

ex C

in in ex

C in in

ex C

in in ex

C in in

ex C

in

Z R C

R Z Z Z Z

R C

Z R

Z Z Z

Z R C

Z Z R

Z R C

Z R

Z R R

R C

Z Z C

Z Z

C Z Z

Z Z Z Z

,

2 ' '

,

' '

,

'

,

'

, 22

, 21

, 12

, 11

, 22

21 12 11

) 1 ) (

1 ) (

(

) 1 ( )

(

1 0

0 0 1

1

α α α α

α α

(2-8) ただし、|Z_in|=Z_11inZ_22in-Z_12inZ_21in、ΔZin=Z_11in-Z_12in-Z_21in+Z_22inである。

次に、得られたZパラメータをもとに重要なデバイスパラメータを抽出する。HBTの出力コンダクタンスは十分に小さいのでZBCは

(24)

22

in C in

C BC

BC G j C j C

Z

, ,

1 1

ω

ω ^≈

= + , G_BC << ωC_C,in (2-9) となる。Z₁₂の変形を行い、ω²の項を無視すれば、

⎥⎥

⎦

⎤

⎢⎢

⎣

⎡ ⎟⎟ −

⎠

⎞

⎜⎜

⎝

⎛

− + + −

+ +

− + + +

≈

E E ex

C in C

ex C in

C B ex

C in C

ex C E

E F B

ex C in C

ex C B

EE E

C C r

C C C C R

C C C r R

j

C C

R C R

r Z

2 2

, ,

2 0 ,

, , 0

, ,

, 0

12

) 1 ( )

(

) 1 (

α τ

α ω

α

(2-10)

ここで、α0≈1とすれば、

[ ]

Z₁₂ ≈r_E + R_EE

Re (2-11)

となり、エミッタ抵抗が抽出できることがわかる。次に、Z22-Z21について変形する。

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

− + + +

− + ≈

+ +

=

− ( )

1 )

( _, _, ² _, _,

, , ,

, 21

22

ex C in C ex

C in C

ex C in C B C BC B ex BC

ex C BC

C j C C

C C

C C R R

Z R Z

C R Z

Z

Z ω (2-12)

虚部に着目すると、ベース・コレクタ全容量は以下の式で抽出できる。

[

(^Z22 ^Z21)

]

^C^C^,ⁱⁿ ^C^C^,^ex

Im

1 ≈ +

−

ω (2-13)

さらに、(Z12-Z21)/(Z22-Z21)の変形を行う。

(

⁽ , , ⁾

)

0 0

, ' , 21 22

21 12

ex C in C C F E E BC

B ex C

ex C

BC j r C R C C

Z R C

C Z Z

Z Z

Z ≈ − + + +

+

= +

−

− α α ωα τ (2-14)

これより、

) (

Re 1Im

, ,

21 22

21 12 21

22 21 12

ex C in C C E E

F r C R C C

Z Z

Z Z Z

Z Z

Z ⎥≈ + + +

⎦

⎢ ⎤

⎣

⎡

−

⎥ −

⎦

⎢ ⎤

⎣

⎡

−

− τ

ω (2-15)

CC,in+CC,exは式(2-13)から抽出できるので、もしRCを別の測定で求めることができれば、τF+rECEを抽出することができる。

(25)

23

さらに、トランジスタの性能指標として用いられる電流利得遮断周波数fTについてZパラメータを用いて求める。まずh21をZパラメータで表わすと、

[ ]

[

E E F E EE C Cin Cex B Cex

]

ex C B ex

C in C E EE

C R C

C R R r C

r j

C R C

C r R j Z

h Z

, 0

, ,

0 0

, 0

, ,

0 22

21

21 1 ( ) ( )( ) (1 )

) 1 ( ) )(

(

α τ

α ω α

α ω

α

− + +

+ + + + +

−

− + +

+

≈ −

−

= ^(2-16)

となる。f_Tは|h₂₁|=1となる周波数として測定されるのではなく、|h₂₁|が20dB/decadeで減少する領域に対して外挿し、外挿した直線が|h₂₁|=1となる周波数をf_Tとしている。20dB/decadeで減少することは言いかえれば、1/ωに比例する領域であり、上式の分子の虚部と分母の実部が省略できる周波数領域である。したがって、|h₂₁|=1となる角速度をωT、α0≈1とするとfTは以下の式となる。

(

⁽ ⁾⁽ ⁾ ⁽ ⁾

)

2

1

2 _E _E _F _E _EE _C_,_in _C_,_ex _C _C_,_in _C_,_ex

T

T r C r R C C R C C

f = = + + + + + +

τ π

π

ω (2-17)

最後に、最大発振周波数f_maxを求める。メイソンの単一方向利得UをZパラメータで表わすと[3]

[

Re( )Re( ) Re( )Re( )

]

4 ₁₁ ₂₂ ₁₂ ₂₁

2 12 21

Z Z

Z U Z

−

= − (2-18)

Zパラメータを代入し、α0≈1とすると、

[

, , , , , , , )

]

2 ( ) ( )( ) ( )( )(

4 _B _C_in _T _B _C_in _E _EE _C_in _T _B _C_in _C_ex _E _EE _C_in _C_ex

T

C C

R r C C

R C

R r C R C

U R

+ +

+

≈ −

ω ω

ω

(2-19) と表わされる。ここで、ωT <<1/(rE+REE)(Cc,in+Cc,ex)とωT <<1/Rc(Cc,in+Cc,ex)が成り立つとするとU=1の時の周波数fmaxは

in C B

T

C R f f

,

max ⁼ 8

π

(2-20) となる。

(26)

24

2-3. InP/InGaAs HBT の高速化に向けたデバイススケーリング

2-2では、InP/InGaAs HBTの重要なパラメータとデバイス性能指標であるfTおよびfmaxを導出した。

本章では、f_Tの高速化に向けたデバイススケーリングについて議論する。エミッタ動的抵抗rEはpn接合の順方向ダイオード特性により、下記の式となる。

C C

E

E qI

nkT qI

r =nkT =

α

⁰ ≈

(2-21)

式(2-21)を式(2-17)に代入して変形すると、f_TはICの関数で表現できる。

Tc C EE Tc

E C C

B T

C R R C

qI C nkT

f ( ) ( ) ( )

2

1 = τ +τ + + + +

π (2-22)

ただし、C_Tc=C_c,in+C_c,exである。f_tを2倍に増加させるためには、式(2-22)の右辺を半分にすればよい。

ここでは、I_Cを一定として、f_Tを高速化するデバイススケーリングを行う。まず、式(2-22)の第1項について考える。τBおよびτCは以下の式で表わされる[4,5]。

2 2

2 _EXT ^B

B n

B

B T

V T D

T + ∝

τ

= (2-23)

C n C

C T

V T ∝

=2

τ

(2-24)

ここで、D_nはベース層における電子の拡散係数、V_EXTは電子の放出速度、V_nは電子のドリフト速度である。τBはTBが十分大きい場合、T_B²に比例する。式(2-23)および(2-24)より、第1項を半分にするためにはベース層厚を1/√2倍、コレクタ層厚を1/2倍にすればいいことがわかる。次に、式

(2-22)の第2項について考える。エミッタ容量CEおよびコレクタ全容量CTcは以下の2式で表わされ

る[6]。

C B E E E

E

E k A T T I

T A

C = k¹ + ₂ (2-25)

(27)

25

C C

Tc T

A

C = k³ (2-26)

k1, k2およびk3は定数である。C_Tcを1/2倍にすることを考える。T_Cは1/2倍になるので、A_Cは1/4倍にしなければならない。また、A_E≈ACかつIC=JCACであることから、I_Cを一定にするためには、J_Cを4倍にする必要があることがわかる。さらに、A_Eが1/4倍、T_Bが1/√2倍となることと式(2-25)より、T_Eは1/

√2倍にすればよいことになる。最後に、第3項について考察する。R_CはREEに比べて非常に小さいので、R_EECTcについてのみ考えればよい。第2項での考察から、C_Tcは1/2倍になるので、R_EEが一定であれば第3項は1/2倍になる。かつAEが1/4倍であることとREE=ρE/AEの関係式から、ρEを1/4倍にすればよいことが分かる。表2-1にICが一定になることを前提にしたデバイススケーリングについてまとめた。これ以降はこちらの表を参考にデバイスの高速化を検討する。

表2-1 デバイススケーリング（コレクタ電流一定モデル）

(28)

26

2-4. デバイス構造

これまでNTTでは光通信用40Gbit/s ICの実現に向けて、レッジ構造を導入した1μmエミッタInP HBTを開発してきた。レッジ構造を導入することにより、電流利得の経時劣化を抑制し、デバイス接合

温度125℃にてデバイス寿命1x10⁸時間という非常に高い信頼性を実証してきた[7]。1μmエミッタ

HBTは、高濃度n型InGaAsエミッタコンタクト層、高濃度n型InPエミッタコンタクト層、70nm厚のアンド―プInPエミッタ、50nm厚のp型InGaAsベース、300nm厚のn型InGaAsコレクタで構成され、

fTは160GHz程度と40Gbit/s級ICへの応用には十分な高周波特性を持つ。しかしながら、超

100Gbit/s級ICはfT>300GHzの高周波特性を必要とするため、1μmエミッタHBTでは100Gbit/s級 ICの実現は難しい[8]。そこで、表1のデバイススケーリング則をもとに、f_Tが1μmエミッタHBTの2 倍になるように100Gbit/s級IC向けのデバイス構造を設計した(表2-2)。

表2-2 100Gbit/s級IC向けInP HBTスケーリング

(29)

27

図2-2 0.5μmエミッタInP/InGaAs HBTの断面図

まず、ベース・コレクタ走行時間を1μmエミッタHBTの半分に低減するために、p型InGaAsベース層の厚さを35nm、n型InGaAsコレクタ層の厚さを150nmに薄層化した。また、ベース層は、薄層化によるべース抵抗の増加を低減するために、1μmエミッタHBTのカーボン濃度(4x10¹⁹cm^-3)よりも高い5x10¹⁹cm^-3のカーボンをドーピングした。伝送線路モデル(TLM: Transmission line model)測定から、

ベースシート抵抗は646Ω/□と良好な結果が得られた。エミッタ層はスケーリング則に従い、70nmから50nmまで薄層化した。また、表2-2より4mA/μm²以上のコレクタ電流密度動作が必要であることがわかる。しかしながら、高電流密度動作ではエミッタ・ベース接合において空間電荷効果を引き起こすため、エミッタ層の高濃度化による補償が重要となる。そこで、4mA/μm²の実現に必要なエミッタ濃度を求めた。fTがピークとなるコレクタ電流密度JCmaxは熱電子放出理論から以下の式で表わされる [1]。

* max

2 m qn kT

v qn

J_C _E _R _E

=

π

= (2-27)

(30)

28

nEは、エミッタ濃度、kはボルツマン係数、Tは絶対温度、m*は電子の有効質量である。InPでは vR=9.8x10⁶cm/sであるので、J_C^maxを4mA/μm²にするためにはnE=2.6x10¹⁷cm^-3となる。エミッタ層の高濃度化は高電流動作に不可欠であるものの、レッジ機能の低下を招く恐れがある。したがって、試作ではエミッタ濃度を1x10¹⁷cm^-3と3x10¹⁷cm^-3の2水準にし、エミッタ濃度が電流利得に与える影響を調べることとした。また、エミッタコンタクト層は高濃度n型InGaAsとし、1μmエミッタHBTと同じ構造とした。図2-2に作製したInP/InGaAs HBT断面図を示す。InP/InGaAs HBTエピタキシャル層は MBE法により、3インチ半絶縁性InP基板上に成長している。寄生容量とコレクタ電流低減のために、

エミッタ幅は0.5μmに微細化し、ベース・コレクタメサは1.6μm幅まで微細化している。また、高電流密度動作で発生する半導体内部へのエミッタメタル拡散を抑制するために、高融点のタングステンをエミッタ電極に用いている[7]。

2-5. デバイスプロセス工程

図2-3にデバイスプロセス工程を示す。まず、タングステンベースのエミッタ電極を堆積し、エミッタメサフォトパターンを形成する（図2-3(a)）。次に、ドライエッチングにより、タングステンエミッタ電極、高

濃度n型InGaAsエミッタコンタクト層、高濃度n型InPエミッタト層を順次除去する。さらに、n型エミ

ッタ層を半分程度除去し、30nm厚エミッタ層を残す（図2-3(b)）。この30nm厚のエミッタ層はレッジ層として機能する。この工程では、高濃度n型InPエミッタ層を完全に除去することが重要となる。もし、

高濃度n型InPがレッジ層上に残っている場合、レッジ層は空乏化せず、リークパスになってしまい、

著しく電流利得を劣化させてしまう。次に、シリコン窒化膜を堆積し、一部の外部ベース層上のエミッタ層を残して、シリコン窒化膜およびn型InPエミッタ層を除去し、ベース電極を形成する（図2-3(c)）。

エミッタメサをフォトレジストで保護した後に、ウェットエッチングによりベース・コレクタメサを形成した。

外部ベース・コレクタ容量を低減するために、ベース・パッド構造を導入している[9]。最後に、各デバイスにおいてウェットエッチングにより素子間分離を行い、層間絶縁膜(BCB: Benzocycolbutene)によりパッシベーションした。

(31)

29

図2-3(a) エミッタメサパターン形成後の0.5μmエミッタHBTの断面図

図2-3(b) エミッタメサ形成後の0.5μmエミッタHBTの断面図

(32)

30

図2-3(c) ベース電極形成後の0.5μmエミッタHBTの断面図

2-6. デバイス特性

0.5μmエミッタHBTでは、高いコレクタ電流密度動作を実現するために、n型ドーピングされたエミ

ッタ層を用いている。そのため、アンド―プInPを用いている1μmエミッタHBTに対して、レッジ機能の低下が懸念される。本段落では、まず、レッジが機能しているかどうかDC特性により評価する。さらに、レッジ導入により、高周波特性に影響ないかどうか調べる。最後に、加速寿命試験を行い、レッジ機能を調査する。

(33)

31

2-6-1. DC特性

図2-4に、作製したHBTの典型的なI-V特性を示す。エミッタ幅は0.5μm、エミッタ長は3μm、エミッタ濃度は1x10¹⁷cm^-3である。作製したHBTは、良好なターンオン特性を示し、コレクタ電流密度

10mA/μm²まで注入できることを確認した。ブレークダウン電圧(BV_CEO)は、3V以上であり、実用に足

る耐圧を示した。

図2-4 エミッタサイズが0.5μm×3μmのHBTにおけるエミッタ接地コレクタI-V特性

図2-5に、エミッタ濃度が1x10¹⁷cm^-3と3x10¹⁷cm^-3のHBTのガンメルプロットを示す。コレクタ・エミッタ電圧は1.2Vとした。どちらのガンメルプロットにおいても、0.5Vのベース・エミッタ電圧でのベース電流は十分小さく、10^-8A以下であった。電流利得はエミッタ濃度が1x10¹⁷cm^-3では58に対して、エミッタ濃度が3x10¹⁷cm^-3では54であった。いずれのエミッタ濃度でも電流利得が50以上は得られたものの、エミッタ高濃度化によるレッジ機能の低下は見られた。エミッタ濃度が1x10¹⁷cm^-3の電流利得は

0 2 4 6 8 10 12

0 0.5 1 1.5 2 2.5 3 3.5

Col le c tor current d e nsity (mA / μ m

2

)

Collector-emitter voltage, V

CE

(V)

Emitter size: 0.5 x 3 μm² IB step: 50 μA/step

(34)

32

1μmエミッタHBTと同等であるので、レッジが十分に機能していると考えられる。そこで、以下では 1x10¹⁷cm^-3のHBTを主に評価することとする。

図2-5 0.5μmエミッタHBTのガンメルプロット。コレクタ・エミッタ電圧は1.2Vである。

レッジ層の効果を詳細に調べるために、エミッタサイズの異なるHBTのガンメルプロットを測定した。

エミッタ濃度は1x10¹⁷cm^-3である。図2-6に、電流利得のコレクタ電流密度依存性を示す。ベース・コレクタ接合における衝突電離電流の影響を低減するために、コレクタ・ベース電圧V_CBを0Vとした。コレクタ電流0.1mA/μm²以上では、電流利得のエミッタサイズが縮小してもほとんど減少しない。電流利得特性についてより詳細に調べるために、式(2-28)を用いてベース再結合電流を解析した[10]。

⎟⎟⎠

⎜⎜ ⎞

⎝ + ⎛

⎟⎟⎠

⎜⎜ ⎞

⎝

=⎛

=

E E C L C

bi C

B

S L J J J

j I

I β

1 (2-28)

ここで、Jbiはエミッタ・ベース接合内部の再結合電流、JLは長さ当たりのエミッタ周囲の表面再結合電流、LEおよびSEはエミッタの長さおよび幅である。図2-7にJLのコレクタ電流密度依存性を示す。式 (2-28)を用いて、LE/SEに対するβ^--1の依存性をプロットすることでJLを見積もった。比較として、レッジ

10^-10 10^-8 10^-6 0.0001 0.01

0 0.2 0.4 0.6 0.8 1 1.2

1x10¹⁷cm^-3

3x10¹⁷cm^-3

Current (A)

Base-emitter voltage, V

BE (V)

Emitter size: 0.5 μm x 3 μm V_CE = 1.2 V

IC

IB

モノリシック集積化に関する研究

光通信用 InP/InGaAs ヘテロ接合バイポーラ トランジスタの高速化およびフォトダイオードとの