高機能車載センサ創出に向けた三次元集積化技術の開発

3D Integration Technology for High Performance Car-electronics Sensors

Yuki OHARA

†a)

, Taku SUZUKI

†

, Yuki INAGAKI

†

, Atsushi MIZUTANI

†

,

and Kazushi ASAMI

†

あらまし 自動運転及び運転支援技術を支えるセンサは，高機能化と小型化が求められている．その要求を満 たすために，我々は三次元集積化技術の開発を行っている．本論文では，TSV 形成工程とバンプ形成工程を一つ の工程に統合し低コスト化を図るはんだTSV と積層工程の高スループット化を実現するセルフアセンブリ技術 の高精度位置合せ手法について紹介する． キーワード 三次元集積化技術，TSV，はんだ TSV，セルフアセンブリ技術，低コスト

1.

ま え が き

現在，交通事故の原因の9割以上は，人為的ミスと されている．そのような中，当社は，世界中の自動車 事故死傷者を一人でも減らすことを目的に，自動運転 及び運転支援技術の開発を推進している．交通事故を 減らすために搭載すべきセンサ群は，図1に示すとお り多岐にわたり，今後も新たなセンサを自動車に搭載 する可能性がある．しかし，近年は車室内空間を広げ る要求が大きくなり，新たなセンサを搭載するスペー スの確保が課題となる．したがって，新規センサは， 高性能であることと同様に小型であることが重要であ る．これら高性能化と小型化を両立させる技術として， 当社では三次元集積化技術の開発を行っており，本論 文は，当社の三次元集積化技術の開発状況を報告する． 三次元集積化技術は，多くの大手電機メーカが研究 開発を行っており[1]∼[4]，当社は差別化を図るため に低コスト化という観点で，三次元集積化技術の研究 開発に取り組んでいる．具体的には，Through-Si via (TSV)形成工程の低コスト化技術として，溶融はんだ を埋め込み技術に用いるはんだTSVの開発と積層技 †(株)デンソー先端技術研究所，日進市

Advanced Research and Innovation Center, DENSO CORP., 500–1 Minamiyama, Komenogi-cho, Nisshin-shi, 470–0111 Japan

a) E-mail: yuki [email protected]

図 1 周辺監視システムの模式図 Fig. 1 Surround monitoring system.

術の低コスト化技術として，東北大学との共同研究に よるセルフアセンブリ技術[5]の開発である．本論文 では，2.にはんだTSV，3.にセルフアセンブリ技術 の詳細を述べる．

2.

はんだ

TSV

の開発

2. 1 はんだTSVのコンセプト 三次元集積化技術の低コスト化手法として，TSVと マイクロバンプを一括で形成するはんだTSV技術を 提案する．従来のビアラスト技術では，TSVとマイク ロバンプは別々の工程で形成されていた[6]．それに対 して我々は，コスト削減のため，図2に示す構造を提 案する．我々が提案する構造は，TSVとマイクロバン プが一体となっており，その組成ははんだであり，溶 融はんだをビアに流し込むことで，この構造を実現し

図 2 TSV/バンプ一体型構造の断面構造 Fig. 2 Cross-sectional image of combined

solder-TSVs and microbumps.

図 3 Cu-TSVとはんだ TSV の工程比較図 Fig. 3 Comparison of process flow between

conven-tional and our proposal.

ている．図3に示すとおり，本構造はマイクロバンプ

形成工程を削減するため，低コスト化につなげられる． また，本構造の特徴として，接続を担保するために， はんだ膜のChemical mechanical polishing (CMP)

工程後にエッチバック工程を追加し，高さ1μm以下

のはんだ突起構造を形成している．

本構造の有用性を検証するために，図2に記載した

Test element group (TEG)を試作し，はんだTSV

の電気特性，機械的特性を評価した．TEGは，直径 7μm，長さ20μmのはんだTSVを有した上チップを 直径10μm，高さ6μmのNiピラーバンプを有した 下チップに接合した構造である． 2. 2 金属埋め込み工程 TSVは，ビアラスト方式で形成し，φ200 mmウェー ハで試作した．はんだTSVの特徴的な点は，金属埋め 込み工程であり，具体的には溶融させたはんだを真空 環境でビアへ埋めこむことである．このはんだ埋め込 みを実現する装置は，はんだのインゴットを溶融させ る溶融炉，ヒータステージを有した真空チャンバ，埋 め込んだはんだを加圧する加圧機構で構成されている． 次に，埋め込み工程の概要を説明する．まず，ウェー 図 4 はんだ埋め込み工程後の断面 SEM 写真 Fig. 4 Cross-sectional SEM image of solder-TSVs

af-ter molten solder filling.

ハをヒータステージに設置し，真空引きを開始する． 所望の真空度に到達した後に，ヒータステージをはん だの融点以上に上昇させる．そして，溶融炉からはん だをウェーハ表面に流し込み，溶融はんだがウェーハ 表面を覆った後に，加圧機構ではんだを加圧し，ビア 内のボイドを最小化させる．加圧状態を保ったまま， 冷却工程に進み，はんだを固化させて，金属埋め込み 工程を完了する．図4に，埋め込み後の断面Scanning

electron microscope (SEM)写真を示す．直径7μm のビアにはんだがボイドなく，充てんされていること が分かる．金属埋め込み後は，CMPでウェーハ表面 のはんだ膜を除去し，接続性を確保するために，エッ チバック工程を実施し，はんだを突出させる．その後， 支持基板を剥し，ダイシング工程を経て，接合工程に 進む． 2. 3 接 合 工 程 はんだTSVを採用した場合，金属埋め込み工程後 のプロセス温度が，はんだの融点以下とすることに留 意しなければならない．それは，はんだが再溶融し， ビアから流出する懸念があるためである．その懸念が 発生する工程は，接合工程と実装・組み付け工程であ る．例えば，接合工程は従来の溶融接合を採用すると， 接合温度が280◦C付近のため，上述した懸念が発生 する恐れがある． そこで我々は，図5に示すとおり，はんだTSVとマ イクロバンプの間に合金層の蓋(IMCキャップ，IMC： intermetallic compounds)を形成し，はんだの流出を 防止する構造を提案する．Snを主とする合金層の融点 (Cu6Sn5：415◦C，Cu3Sn：676◦C，Ni3Sn4：794◦C)

図 5 IMCキャップのコンセプト Fig. 5 Conceptual diagram of IMC capping

structure.

図 6 評価 TEG の断面 SEM 写真 Fig. 6 Cross-sectional SEM image of daisy chain

chip. は，Snの融点(233◦C)より高いため，例えば実装・ 組み付け工程を適用した場合，はんだは溶融しても， IMCキャップは固体を維持しているため，はんだが流 出する恐れはなくなる． IMCキャップを形成する接合工程の詳細を述べる． 我々は，IMCキャップを形成するために固相拡散接合 を採用した．まず，TEGの上チップと下チップを真空 チャンバ内に設置し，Arスパッタリングで金属酸化物 を除去した．そして，160◦Cの接合温度で，上チップ と下チップの接合を実施した．この接合工程中に，Ni 膜のNi原子が，はんだTSVへ拡散し，合金層が形 成される．その後，アンダーフィルを注入し，160◦C， 2時間の熱硬化処理を実施した．以上の工程により， IMCキャップは形成される．図6に実装・組立工程ま で実施したTEGの断面SEM写真を示す．図6より， はんだTSVとマイクロバンプの界面にIMCキャップ が形成されており，はんだTSVの流出を防止するこ とができたことを確認した． そして，ディジーチェーンを用いて，はんだTSVの 抵抗値を評価した．線形のI-V特性を得ることができ， 図7に1本あたりのはんだTSV抵抗値を示す．はんだ 図 7 はんだ TSV の電気特性結果 Fig. 7 Electrical resistance of solder-TSVs.

図 8 シェア強度試験結果 Fig. 8 Shear force test results.

TSVの抵抗値は，330± 130 mΩ/TSV (n = 80, 3σ) が得られ，理論値に近い値を得ることができた．この ことから，埋め込み工程から接合工程に至るまで，問 題なくはんだTSVを形成できたと言える． 更に，はんだTSVの機械的特性を評価するために， TEGを用いて，せん断強度を測定した．比較のため に，従来のCu-TSVを有したTEGを試作し，せん断 強度を評価した．図8に評価結果を示す．図8から， はんだTSVは，Cu-TSVと同等のせん断強度を示し ており，これは，接合工程に問題がないことを示して いる． 2. 4 はんだTSVの信頼性 はんだTSVの信頼性を確保するために，カーケン ドール効果を考慮しなければならない．図9 (a)に示 すとおり，従来のCu-TSVは，高温放置試験を実施し ても，そのはんだ量が少量のため，はんだは全て合金 化し，カーケンダルボイドの生成は抑制される．検証 のため，CuピラーにNi/Snを成膜したマイクロバン プを試作・接合し，高温放置試験を実施した．図9 (c) に150◦C，2000時間のCuピラーバンプの断面SEM 写真を示す．カーケンダルボイドは存在するが，Sn層

図 9 カーケンダル効果によるはんだ TSV の課題 Fig. 9 Open-circuiting problem in solder-TSVs due

to Kirkendall effect. (a), (b) Diagram of aging effect both Cu-TSV and solder-TSV, cross-sectional image of (c) Cu-TSV for 2000 hours and (d) solder-TSV for 500 hours at 150◦C.

が合金化され，カーケンダルボイドの成長は抑制され ている．しかし，はんだTSVとCuピラーバンプを 接合した場合，図9 (b)に示すとおり，Snの体積が増 加するため，合金化が完了する前に，カーケンダルボ イド同士が繋がり，断線に至る．その様子を図9 (d) に示す．この断線は，150◦C，500時間で発生したも のである． そこで，はんだTSVは，このカーケンダルボイド を抑制するために，Niピラーバンプを採用した．Ni はCuと比較して，Snとの相互拡散係数が低いため， カーケンダルボイドを抑制することができる．そこで， Niピラーバンプを試作し，150◦Cの環境に1000時 間，TEGを放置した．その断面SEM写真を図10に 示す．同図より，Niピラーバンプを採用することで， カーケンダルボイドは抑制されることを確認した．そ して，本構造にて，高温放置試験の規格を満足するこ とも確認している． 図 10 150◦C，1000 時間後の高温放置試験結果 Fig. 10 Cross-sectional SEM image after HTST at

150◦C for 1000 hours.

3.

高精度位置合せ技術の開発

3. 1 セルフアセンブリ技術 三次元集積化技術のウェーハないしチップ積層技 術は，大きく3種類に分類することができる．それ は，Chip-to-chip (C2C)方式，Chip-to-wafer (C2W) 方式，Wafer-to-wafer (W2W)方式である．現在，イ メージセンサは，高いスループットを発揮できるW2W 方式が採用されている．しかし，本方式は設計の自由 度に制限があり，かつ歩留まりが低いため，イメージ センサ以外の用途には採用されていない[3]．それに対 して，C2W方式は，良品チップを選択的に積層する ため，W2W方式と比較して，高い歩留まりを実現で き，主に積層型メモリの製造に採用されている[1], [2]． 更に，異種サイズのチップを積層することも可能であ る．このような状況の中，我々は，種々のチップ(例

えば，Micro-electro mechanical systems (MEMS)， Application specific integrated circuit (ASIC)，パ

ワーデバイスなど)を集積し，高機能デバイスを創出 することを考えているため，C2W方式を積層技術と して開発している． C2W方式を採用する上で，課題となるのがスルー プットの低下である．これは，マイクロバンプ形成工 程までは，ウェーハ単位で処理をしていたが，積層工 程からチップ単位の処理に変わるために発生する．し たがって，低コスト化の実現には，スループット改善 が重要な課題となる． そこで我々は，C2W方式を採用しつつ，高いスルー プットを維持できるセルフアセンブリ技術を開発して いる東北大学との共同研究において，セルフアセンブ リ技術による高精度位置合せ技術を開発した．セル フアセンブリ技術とは，液滴の表面張力を利用して， チップの位置合せを実現する技術である[5]．本技術を 適用することで，多数のチップの位置合せを一括で扱

図 11 セルフアセンブリ技術の作製工程 Fig. 11 Process flow of self-assembly technology.

えるため，前述した課題を解決できる． 3. 2 セルフアセンブリ技術の位置合わせ精度向上 我々は，本技術の実用化を見極める上で，マイクロ バンプを有したチップを用いて評価を行った．そして， 位置合せ精度を向上させるには，以下二つの要因が大 きく影響を与えると考え，その影響を評価した． 1 チップ切り出しの加工精度 2 マイクロバンプ密度 チップ切り出しの加工精度の影響を評価するために， 3種類のチップを準備した．一つ目は，通常のダイサ でチップを切り出した「Standard single-cut」法で加 工したチップ，二つ目は切り出し加工精度を1–2μm に抑えた「Precise single-cut」法[7]のチップである． Standard single-cut法は，従来の量産工程で使用する 加工法のため，スループットに問題はないが，Precise single-cut法は，その高い加工精度を実現するために， スループットを犠牲にしなければならない課題を有 している．そこで，我々は，高い加工精度と高いス ループットを両立させるために，「Modified step-cut」 法を提案する．このModified step-cut法は，初めに Reactive ion etching (RIE)法で10μmの深さまで エッチングし，その後，通常のブレードダイシングで 個片化を行う方法である．RIE法でチップの外形を形 成するため，Precise single-cut法よりも高い加工精 度を実現でき，高精度位置合わせを実現できると考え る．このModified step-cut法で加工したチップを三 つ目のチップとして準備し実験を行った．マイクロバ ンプにおいては，バンプ密度をパラメータとしたチッ プを準備し，その影響を評価した． 3. 3 サンプル作製 図11にサンプルの作製方法を示す．熱酸化膜上に Ti/Cu膜を下地としたCu配線を形成する．そして， 図 12 位置合せ精度評価用バーニアの写真 Fig. 12 IR microscopic images of Vernier scale to

measure alignment accuracies.

Cu配線上に絶縁膜を成膜し，RIE法によってマイク ロバンプ形成部を開口する．再びTi/Cu膜を成膜し， 電界めっきにより，3μm厚のCuポスト，3.5μm厚 のSn-Agはんだを成膜し，マイクロバンプを形成す る．マイクロバンプの寸法は20μm角である．このマ イクロバンプ付きウェーハは，基板側(Substrate)と チップ側(Chip)の2種類を準備した．基板側ウェー ハでは15 nm厚の疎水膜を成膜し，その後，接合部 の疎水膜を開口した．開口部は，バンプ形成領域と同 じ4.25 mm × 5.25 mmの寸法としている．対してチッ プ側ウェーハは，裏面から100μm厚になるまで薄化

し，Modified step cut法で個片化した．その詳細は，

まずチップの外周部となる領域を10μmだけRIE法

で加工し，溝を形成する．そして，この溝内に疎水 膜を成膜し，この溝に沿ってダイシングを行い個片 化する．並行して，Standard single-cut法とPrecise single-cut法により試作したチップを準備した．なお Standard single-cut法で試作したチップの外周にも Modified step-cut法と同様に疎水膜を形成している． ここからセルフアセンブリ工程について述べる．セル フアセンブリを実施する直前に，波長172 nmのエキ シマ光を基板とチップ側に照射し，濡れ性を向上させ る．次に，基板側の接合領域に液滴を滴下する．その 後，チップを液滴に投下し，チップが液滴に載ること で液滴の表面張力がチップに働き，位置合わせが完了 する．そして，熱圧着法により基板とチップのマイク ロバンプを280◦Cで接合した． 3. 4 位置合せ精度の評価 3種類の切り出し方法で試作したチップの位置合せ 精度の評価は次のように実施した．まず，1.5μLの液 滴を親水性領域に滴下し，各チップは基板から500μm 上空で投下した．セルフアセンブリ後の位置合せ精度 は，図12に示す赤外線顕微鏡でチップと基板に形成 したバーニアを観察し，バーニアのずれ量を求め，位 置合わせ精度を評価した．

図 13 位置合わせ精度評価結果

Fig. 13 Alignment accuracies of standard single-cut, precise single-cut and modified step-cut chips: liquid volume 1.5µL.

表 1 各膜の接触角評価結果 Table 1 Average contact angles of

fluorocar-bon, SiO2, and Sn-Ag surface after excimer lamp irradiation (n = 5).

図13に位置合わせ精度の結果を示す．Standard

single-cut法の平均位置合せ精度が2μmに対して， Precise single-cut法とModified step-cut法により試

作したチップの平均位置合せ精度は約1μmであった． このことから，チップ外周の加工精度がセルフアセン ブリの位置合せ精度に影響を与えることが分かる． 3. 5 セルフアセンブリの位置合せ精度に対してバ ンプ密度が与える影響 1μm以下の位置合せ精度を実現させるには，疎水 膜と親水膜の接触角差80◦以上が求められる[8]．そこ で，本研究で使用している疎水膜，PECVDのSiO2 膜，Sn-Ag膜の接触角を評価した．接触角を評価す る前にエキシマ光を照射しており，その結果を表1に 示す． 表1から疎水膜とSiO2膜の接触角差は90◦以上あ り，高精度位置合せを実現するのに十分である．しか し，Sn-Ag膜を用いた場合，十分な接触角差を疎水 膜との間で設けることができず，マイクロバンプを有 したチップの位置合せ精度に悪影響を及ぼすと推察さ れる． そこで，マイクロバンプの密度がセルフアセンブリ の位置合せ精度に与える影響を評価するために，バ ンプ密度の異なる4種類のチップを試作した．三つ のチップには，Sn-Agマイクロバンプを形成してお 図 14 バンプ密度に対する接触角依存性評価結果 Fig. 14 Relationship between contact angles of

bond-ing areas and microbump densities.

り，それぞれのピッチは30，40，60μm (バンプ密度： 0.26, 0.15, 0.07)である．四つ目のチップは，マイク ロバンプを形成していないチップを準備した．図14 にバンプ密度に対する接触角の関係を示す．バンプ密 度は，親水性領域(4.25 × 5.25 mm)に対するマイク ロバンプの総面積(400μm2_{×個数)の比で算出して} いる．図14からバンプ密度の増加に伴い，濡れ性が 悪化していることが分かる．そして，接触角差80◦以 上を確保するには，バンプ密度を0.15以下にする必 要があると推察できる． 次に親水性領域に滴下する液滴の体積を変化させ て，バンプ密度が位置合せ精度に与える影響を評価し た．先行研究の結果から，最適な液滴の量は，チップ 体積の1/3倍から2倍の範囲であることが示されてい る[9]．したがって，本研究では，液滴の量を0.5，1.2， 1.8μLとし，これはチップ体積の1/4倍から1倍に相 当する． 図15に液滴とバンプ密度に対する位置合わせ精度 の結果を示す．同図の左側には4種類のチップの位置 合せ結果を示し，右側にはバンプ密度0.15の結果を 示す．0.5μLの液滴の場合，いずれのチップも位置合 せ精度が悪く，そのばらつきが大きい．また，バンプ 密度が高くなるにつれて，精度が悪化していることが 分かる．次に1.8μLの液滴を用いた場合，全チップの 位置合わせ精度は改善され，ばらつきも抑制されてい ることが分かる．図16に液量に対する各チップの平 均位置合せ精度の結果を示す．同図から液滴を増加さ せることで，位置合わせ精度が向上していることが分 かる．1.8μLの液量を与えることで，平均位置合せ精 度は1–2μmの間に収まる結果が得られた． 3. 6 接 合 結 果 セルフアセンブリを用いた電気特性の結果を報告

図 15 バンプ密度及び液滴量に対する位置合せ評価結果 Fig. 15 Alignment accuracy mapping of self-assembled

chips with various microbump densities, and the effect of liquid volumes on the alignment accu-racies (left) and the detailed mapping of bump density 0.15 (right).

図 16 液滴量に対する位置合せ精度依存性評価結果 Fig. 16 Dependence of average alignment accuracies

on liquid volume.

図 17 セルフアセンブリ技術を用いて接合したチップの I-V特性

Fig. 17 I-V characteristics of self-assembled chips.

する．図17に，280◦Cで接合したCu/Sn-Agマイ クロバンプの断面結果と電気特性の結果を示す．電 気特性は305個のマイクロバンプがつながったディ ジーチェーンから取得した結果である．本結果から， 35 mΩ/バンプの抵抗値を得ることができた．

4.

む す び

本論文では，当社の低コスト三次元集積化技術を紹 介した．初めに，マイクロバンプ形成技術をTSV形 成技術に統合することで，コスト削減につなげるはん だTSV技術を紹介し，その電気特性，機械的特性，信 頼性に問題がないことを示した．次に，積層技術では， 高精度位置合わせを実現する「Modified step-cut」法 を用いたセルフアセンブリ技術を提案し，従来の加工 法と比較して，高い位置合わせ精度を実現することを 確認した．今後，これらの技術を適用した高機能車載 センサを量産し，交通事故のない安心・安全な社会の 実現に貢献する． 謝辞 本論文の投稿にあたり，住友精密工業(株)の 山口様には，はんだ埋め込み装置の開発，埋め込み工 程の確立に多大なご協力を頂き，厚く御礼申し上げま す．セルフアセンブリ技術の高精度位置合せ実現に向 けて，多大なるご助言を頂きました東北大学未来科学 技術共同研究センターの小柳教授及び同大大学院工学 研究科の福島准教授には，深く感謝いたします． 本成果の一部は，国立研究開発法人新エネルギー・産 業技術総合開発機構(NEDO)の助成事業の結果得ら れたものです．本研究の一部は，Global INTegration

H.-S. Joo, W.-S. Kim, H.-K. Kim, E.-M. Lee, S.-R. Kim, K.-H. Ma, D.-H. Jang, N.-S. Kim, M.-S. Choi, S.-J. Oh, J.-B. Lee, T.-K. Jung, J.-H. Yoo, and C. Kim, “8Gb 3D DDR3 DRAM Using Through-Silicon-Via Technology,” ISSCC Dig. of Tech. Papers, pp.129–131, 2009.

[2] D.-U Lee, K.-W. Kim, K.-W. Kim, K.-S. Lee, S.-J. Byeon, J.-H. Cho, H.-H Jin, S.-K. Nam, J. Lee, J.-H. Chun, and S. Hong, “An exact measurement and re-pair circuit of TSV connections for 128 GB/s high-bandwidth memory (HBM) stacked DRAM,” 2014 Symposium on VLSI Circuits Dig. of Tech. Papers, pp.1–2, 2014.

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in-大原 悠希 2008東北大学・工卒．2010 同大大学院 修士課程了．2013 同大大学院博士課程了． 2013 (株) デンソー入社．現在，三次元集 積化技術の研究に従事． 鈴木 拓 2004大阪大学・工卒．2006 同大大学院 修士課程了．2006 (株) デンソー入社．三 次元積層デバイスの開発に従事． 稲垣 優輝 2003静岡大学・工卒．2005 同大大学院 修士課程了．2005 (株) デンソー入社．現 在，三次元集積化技術の研究に従事． 水谷 厚司 1988静岡大学・工卒．同年（株）デン ソー入社．1988（株）日本自動車部品総 合研究所出向．1990（株）デンソー基礎研 究所転籍．現在，三次元集積技術の研究に 従事． 浅海 一志 1990広島大学・工卒．1992 同大大学 院修士課程了．同年（株）デンソー入社． 1992（株）日本自動車部品総合研究所出向． 2001（株）デンソー基礎研究所転籍．2006 NEDO出向．2008 に帰任し現在，三次元 集積技術，次世代パワーデバイスの研究に 従事．