LSI3次元実装技術の最新動向

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(1)LSI. 3 次元実装技術の最新動向. 解説. LSI. 3 次元実装技術の最新動向栗田洋一郎（NEC エレクトロニクス（株））. 20 世紀後半より急速に発展してきた情報エレクトロニ. LSI 3次元実装技術とは. クスは，半導体チップ上にトランジスタを始めとした多くの素子を 2 次元的に集積した集積回路（IC，LSI）技術. ▶半導体集積回路 ▶. をベースに，素子設計寸法を縮小することで高性能化・. 1940 年代のトランジスタの発明とこれに続く 1950 年. 多機能化を実現してきている．一方で，近年の携帯電話. 代の集積回路技術の発明は，それまでの機械式や真空管. を始めとするモバイル情報機器では，主に省スペース化. といった個別の演算素子を用いた情報処理装置に比べ，. の目的で複数の LSI チップを積層した構造の高密度パッ. 大幅な素子集積密度の向上とそれに伴う劇的な性能向上. ケージ技術が広く普及している．これらは主に，従来の. や大量生産を可能にした．現在のコンピュータの基礎に. 実装技術を応用したものであるが，積層したチップ間の. なる概念やハードウェアは 19 世紀以前よりあるが，情. 接続密度を大幅に向上し，ロジック LSI チップとメモリ. 報技術が人類の文明に大きな影響を及ぼすようになった. LSI チップ間の通信速度といったシステム性能における. 直接の要因は，このような半導体素子とその集積回路技. ボトルネックを打破するような技術開発がここ数年急速. 術の出現にあったと言える．. に進み始めた．さらに，素子微細化に代わる将来の LSI の性能向上手段として，3 次元素子集積技術も研究され. ▶集積回路技術と実装技術 ▶. ている．本稿では，LSI の 3 次元化が急速に進み始めた. 一方，ハードウェアの観点でシステム全体を見ると，. 背景と，3 次元実装技術の分類（図 -3）を基にした最新の. 上記の集積回路技術以外で，さまざまな要素を集積・統. 技術開発動向を紹介する．. 合することによりシステムを構成する技術全般を実装技術と呼んでいる．図 -1 に，LSI を含む一般的なハードウェアの階層構造の概念を示す．基本素子であるトラン. 集積技術. ハードウェア階層システム. 実装技術. システム. マザーボード，機能モジュール. サブ・システム半導体パッケージ. 集積回路技術. 集積回路（ IC ，LSI ）チップ. System Integration (SI). 機器，セット. デバイス. トランジスタ，LCR ，配線など. 図 -1 ハードウェア階層と集積技術情報処理 Vol.50 No.7 July 2009. 659.

(2) 解説数は制限され，かつ 1 本 1 本の配線長は長くなるのが一般的である．このため近年，上記のよう. グローバル配線. なプロセッサとメモリ間の帯域キャパシタ. システム全体の性能が律速されるような状況が発生してきてい. ローカル配線トランジスタシリコン基板. トランジスタ. ロジックLSI の断面構造. 不足や遅延，消費電力増大により. シリコン基板. メモリLSI の断面構造. また，LSI の基本構造は図 -2 上図に示すようにシリコン基板に形成されたトランジスタなど. Memory. の素子と，この上に形成された素. Memory. Logic/Processor. る（Memory Wall）．. 子間を接続する金属配線層（グロ. Memory. ーバル配線，ローカル配線）によ. Memory. り構成されており，シリコン基板. 配線基板. から離れた部分，つまりトランジシリコン基板. スタ上にトランジスタを積層し接続部（バンプ）. LSI. て形成することが難しい．このため，これまで LSI の性能向上は主. 導体配線層層間絶縁層. 配線基板. に，シリコン基板上に 2 次元的に形成されたトランジスタのサイズを縮小することで行われて. LSI と配線基板の接続部. きた．トランジスタのサイズを. NEC Electronics Conﬁdential. 縮小することにより性能向上や. 図 -2 コンピュータ・モジュールの集積方法. 消費電力低減が実現できることを示すスケーリング則は微細化. ジスタを始めとした素子をシリコン基板上に集積した. 技術の開発指導原理となり，半導体産業界では設計ルー. LSI や各種要素部品は，実装技術を用いて半導体パッケ. ルの縮小ペースを示すロードマップに基づいて，半導体. ージと呼ばれる LSI チップを内蔵したモジュールやこれ. デバイスメーカ，製造装置，材料メーカが共同で微細化. らを複数搭載した配線基板といった中間層（サブシステ. 技術の開発・実用化を進めてきている．微細化技術の進. ム）を介して最終的なシステムに集積される．集積回路. 歩によりほぼ一定のペースで設計寸法が縮小されるとい. 技術がシリコン基板上に成膜や光リソグラフィーによる. う経験則はムーアの法則と呼ばれ，過去 40 年に渡って. パターニングといったプロセスを繰り返すことで，同種. これが維持されてきている．しかしながら，物質は有限. の構造の素子を一括で多量に形成することを特徴とする. のサイズを持つ不連続な原子により構成されているため，. のに対し，実装技術は多様なプロセスを用いて異種の素. トランジスタなどが永遠に小さくなり続けることはなく，. 子をフレキシブルに集積することを特徴としている．最. 2000 年以降，設計ルールが 0.1 ミクロンを割るあたり. も典型的な例として，コンピュータの CPU の集積方法. から縮小ペースが鈍化してきている．. を簡略化したイメージを図 -2 に示す．プロセッサと主. 以上のような課題に対し，3 次元 LSI 技術は長距離配. 記憶を構成するメモリは，断面写真のように素子構造が. 線の削減と素子集積度向上を実現する新たな手段として. まったく異なるため，別々のプロセスで製造されること. 期待が高まっている．. 1）. が一般的である．このようにしてそれぞれ製造されたプロセッサとメモリは，実装技術により半導体パッケージ内部の配線や配線基板を介して相互に接続される．. ▶3 ▶ 次元実装技術の分類. LSI の 3 次元実装技術はその目的から，省スペース化，長距離配線技術によって生じるボトルネック解決，LSI. ▶3 ▶ 次元 LSI 技術の必要性. の等価的スケーリングの 3 つに分類できる．図 -3 にそ. 一般的な実装技術で用いられる配線は，LSI 内部の配. れぞれの技術の概要を示す．. 線と比較すると大きさが 2 桁ほど大きいため，配線接続. LSI 3 次元実装技術はまず，1990 年代以降の携帯電話. 660. 情報処理 Vol.50 No.7 July 2009.

(3) LSI. 3次元 LSI. チップ外接続型 3次元実装. 分類. 3 次元実装技術の最新動向. 回路積層型. 配線層デバイス層シリコン基板. 断面図. トランジスタ積層型（3D-IC）. 配線層デバイス層（積層）シリコン基板シリコン貫通ヴィア（ TSV ）. チップ外配線. 積層接続構造概念図. LSI チップ. 回路ブロック Vdd. 斜視図. GND. x. x. 実装密度向上. 実装配線並列度増大，実装／LSI グローバル配線長短縮. 機器の小型化. 長距離配線のボトルネック解消. 主な目的層間接続位置層間接続手段. トランジスタ. チップ外の領域従来の実装技術. 10 2 ∼ 10 4 µm. 積層分割粒度. チップ I/Oレベル. 主な応用例. 省スペース半導体パッケージ（ロジック＋メモリ＋アナログ）. LSI の等価的スケーリング. チップ内の回路領域マイクロバンプ， TSV ，電磁的結合，無線・光. （ワイヤボンド，配線基板，はんだボール）. 層間ヴィアピッチと配線長ディメンジョン. LSI ローカル／グローバル配線長短縮，素子集積度増大. 10 0 ∼ 10 2 µm. TSV（SOI ベース），トランジスタ積層. 10 -1 ∼ 10 0 µm. コア，機能ユニットブロック，論理ゲート，トランジスタもしくはチップ I/Oレベルロジック＋広帯域大容量メモリ， ALUやメモリセルの分割積層，再構成可能ロジック／メモリ， nMOS/pMOS 積層並列イメージ処理（センサ＋処理 LSI ）. 図 -3 LSI 3 次元実装技術の分類. をはじめとしたモバイル情報機器の小型化要求から，従. 2 次元化することで接続数を増大させ，配線長を短縮す. 来配線基板上に並べて搭載していた複数の LSI を，1 つ. ることによりチップ間通信性能を大幅に向上すること. の半導体パッケージ内に積層することから始まった．こ. が可能になる．チップ間配線の要素技術としては，LSI. れらの技術では，LSI 間の接続にはワイヤボンディング. チップのシリコン基板を貫通する配線（TSV : Through. 技術や配線基板といった従来から用いられている実装技. Silicon Via）や無線による接続などが検討されている．こ. 術が使用され，積層した LSI チップ外部に配線を引き出. の技術は，回路ブロック間のグローバル配線（図 -2 の上. した上でチップ外にて接続が行われる．このようなチッ. 図参照）におけるクリティカルパス（最大配線長）を短縮. プ外接続型による 3 次元実装技術は，携帯情報機器や大. することによる性能改善にも有効である．. 容量メモリモジュールなどで数多く実用化されている．. さらに，このようなデバイス形成層間を垂直に接続す. 上記のようにチップ外で接続が行われる方式に対し，. る方式において，積層する単位を論理ゲートやトランジ. 近年，前節で述べたような長距離配線によって生じるボ. スタとすることで，ローカル配線長（図 -2 の上図参照）. トルネックを解決するため，積層した LSI チップの回路. も短縮，素子集積度を向上するトランジスタ積層型 3 次. 間を垂直に接続する回路積層型の 3 次元 LSI の開発が進. 元 LSI 技術（3D-IC 技術と呼ばれることが多い）も研究さ. んでいる．この技術では，チップ間配線を，チップ外. れている．これにより，将来直面すると考えられる LSI. 周部に沿って配線を 1 次元的に配置していたのに比べ. の素子 2 次元的な微細化の物理的限界に対し，集積方向情報処理 Vol.50 No.7 July 2009. 661.

(4) 解説. シリコンインターポーザ. 新構造デバイス（立体トランジスタやBeyond CMOS）と組み合わされた3D-IC技術による等価的スケーリングの継続. メモリメモリ. スペーサチップ. ロジックチップ. 配線基板. 回路積層型3次元LSI技術によるチップ／回路ブロック間通信性能向上律に値. 性能. ワイヤ. 速. ）. 微細化による LSI性能向上の飽和. はんだボール. い低性能か長距離配線れ）線配ず・グローバル従来の長距離配線技術では）い（実装配線上の LSI性能向上ペースに向線能配追いつけない性離る距よ長に／ I 化細 LS 微（能（能性 I性効実 LS ムテスシ. 2010年. 2020年. 時間. 図 -4 3 次元 LSI による性能向上. 図 -5 ダイスタック SiP（NEC エレクトロニクス）. に Z 軸を加えることで実質的な微細化（等価的スケーリ. チップ外接続型 3 次元実装. ング）を達成することが可能になる．後者の 2 つの方式（本稿では 3 次元 LSI と呼称）は，チ. 現在の携帯電話などのモバイル情報機器は，コンパク. ップ内の垂直な配線により素子・回路が接続されている. トなサイズの中に一昔前のパーソナルコンピュータ並み. 点でトポロジカルには等しく，製造技術として類似のも. の機能が凝集されている．その中核部品である LSI は回. のが用いられる可能性もある．このため，後に紹介する. 路微細化により面積当たりの機能を向上させ続けてはい. 各社の開発例では特にいずれかに分類はしないが，両者. るが，これらモバイル情報機器への要求はそのペース以. は分割する単位などから，回路積層型が従来の実装技術. 上である．そのため，多数の LSI を使用する高機能機種. による配線やグローバル配線といったある程度まとまっ. では複数の LSI チップを積層することによる実装面積削. た回路ブロック間を接続する長距離配線を短縮／高並列. 減が一般的に行われている．図 -2 の上図が示すように，. 化する技術，トランジスタ積層（3D-IC）型はトランジス. LSI チップは平板状のシリコン基板の片面に回路が形成. タ間の距離を短縮・集積度を向上することで回路ブロッ. されている構造であるため，これを積層した上で回路か. ク自体の性能を向上する技術，と大枠で分類することが. ら外部に引き出す配線を形成し，相互に接続する必要が. 可能である．今後，エレクトロニクスによる情報システ. ある．. ム技術は図 -4 に示すように，各 3 次元 LSI 技術が適切. 代表的な例として，携帯電話用のロジックチップと複. な時期に投入されることで，継続的な性能進化を続けて. 数のメモリチップを積層した半導体パッケージの構造を. いくと考えられる．. 図 -5 に示す．パッケージ基板（配線基板）にプロセッサ. 以上のように，LSI 3 次元実装技術をおおまかに分類. チップが搭載され，この上にワークメモリとして用いら. したが，これらの分類や用途は必ずしもすべてに当ては. れる DRAM メモリチップ 2 枚，拡張機能チップ，その. まるものではなく，たとえば携帯電話用カメラのイメー. 他シリコン・インターポーザと呼ばれるシリコンを用い. ジセンサに，省スペースの目的で TSV を用いた回路積. た配線基板（配線を中継するために使用），スペーサチッ. 層型 3 次元実装が用いられることもある．. プ（LSI チップ間の間隔を保つためのダミーチップ）の合. 以後，チップ外接続型 3 次元実装，回路積層型 3 次. 計 6 チップが積層集積されている．これらのチップ間は. 元 LSI，およびトランジスタ積層型 3 次元 LSI を以降の. ワイヤボンディング技術により相互にワイヤ（金線）を用. 各章で説明する．. いて結線されている．ワイヤボンディング技術は LSI の. 662. 情報処理 Vol.50 No.7 July 2009.

(5) LSI. 図 -6 NAND フラッシュメモリチップ積層（東芝）. 3 次元実装技術の最新動向. 図 -7 CS（Chip Size）Module（富士通）. 実装に用いられる最も汎用的な要素技術で，20μm 程度の太さの金線を用いて各 LSI チップ間を結線することができる．この例では，それぞれのチップは 100μm 程度まで薄く研削されており，パッケージ基板や外部端子を含めても 1.5mm 程度の厚さの中に，携帯電話の主要機能が集積されている．このように，携帯電話などのシステムに必要とされる主要機能を 1 つの半導体パッケージに収めたものはシステム・イン・パッケージ（SiP）と呼ばれる． SiP のメリットとしては，大容量メモリ搭載やメモリ容量のカスタマイズ性，開発 TAT の短縮（上記の例では拡張機能チップをメインのロジックチップを設計後に追加するなど），異種機能（たとえばアナログ／ RF や電源 LSI など非ディジタル系）の混載が容易，などが. 図 -8 パッケージ・オン・パッケージ（NEC エレクトロニクス）. 挙げられる．逆にデメリットは，20μm と太いワイヤを用いて LSI 間を接続するため，接続できる配線数が少ないことである．. としてはこのほかに，LSI チップを収納した半導体パッ. 上記のワイヤボンディング技術を用いた LSI 積層技術. ケージそのものを複数積層する，パッケージ・オン・パ. は，メモリカードやメモリモジュールといった大容量メ. ッケージ（PoP）と呼ばれるアプローチがある．図 -8 に携. モリを限られたスペースに収納する用途に大きな力を発. 帯電話に用いられる PoP 構造を示す．2 段に積層された. 揮する．図 -6 に，マイクロ SD カード（厚さ 0.7mm）内. 半導体パッケージはそれぞれボール・グリッド・アレイ. に積層された NAND フラッシュメモリチップ 16 枚と. （BGA）と呼ばれる外部端子（はんだボール）を持ち，こ. コントローラチップ，合計 17 枚の外観写真を示す．各. れを用いてパッケージ間が積層接続される．ボトムパッ. チップは 18μm の厚さまで研削されている．これらに. ケージにはロジックチップが収納され，トップパッケー. は LSI のウェハをダメージなく研削・薄化する技術，薄. ジには複数のメモリチップがワイヤボンディング技術に. いチップにワイヤを接合する技術などの高度な機械加工. より積層接続されている．LSI チップの電極は数十μm. 2）. 技術が利用されている．. と小さく，これを用いて最終的な品質保証のためのテス. チップ外接続型の技術としてはこのほかに，図 -7 に. トをすることは困難であるため，一般的にはパッケージ. 示すように，25μm 程度の厚さまでに薄くしたチップを. ングされた状態で最終テストを行うことが多い．PoP 技. ウェハ上に接着，これを埋め込むように配線層を形成す. 術はワイヤボンディングを用いた SiP に比較して実装密. る処理を繰り返すことで，積層チップ間を結線する技術. 度では劣るものの，品質保証がされた複数のメーカの. も検討されている．この技術は，ワイヤボンディング技. LSI を積層することができるなどのメリットがある．. 術などに比較してチップ間配線密度の向上や，さらなる 3）. 省スペース化が期待できる手法である．また，従来からの実装技術を用いた 3 次元実装技術情報処理 Vol.50 No.7 July 2009. 663.

(6) 解説ェハ上に形成された複数の LSI チップを同時に積層できるため生産性に優れる反面，積層するウェハ同士のサイズ，チップ同士のサイズは一致していなければならないという制約がある．このため，大容量の積層メモリチップを製造する場合などには適しているが，たとえばロジックチップと回路面積の異なるメモリチップ，ウェハサイズの異なるアナログチップなどの積層を行う場合や，メモリチップであっても良品チップのみを選別して積層することを考えると，チップ状態で積層することが好ましい．例として，チップサイズの異なるロジックチップとメモリチップの回図 -9 ウェハ積層型 3 次元 LSI （HRI）. 路面同士を向き合わせた状態で積層，多数のバンプで接続することによりチップ間の広帯域な通信を実現した. 回路積層型 3 次元 LSI. 構造を図 -10 に示す．この構造は Chip-on-Chip（CoC）. 前章では，すでに実用化が進み多くの機器に搭載され. をロジックに接続できる構造で，TSV も不要で比較的. ている，従来の実装技術を応用した 3 次元化技術につい. 低コストであり，今後，コンシューマ・エレクトロニク. て述べた．本章では，現在各社にて開発が行われている. スを始め，広く活用されていくことが期待できる．デ. 回路積層型 3 次元 LSI 技術について紹介する．この方式. メリットとしては，積層可能なチップが 2 枚に限られて. は，各層ごとにある程度まとまった機能を持つ回路を形. しまうことで，これにより搭載可能なメモリ容量は制限. 成した LSI チップを積層し，層間を TSV とバンプ（突起. されることになる．. と呼ばれ，シンプルな構成ながらバンド幅の広いメモリ. 5）. 状）電極にて接続することを特徴としている．. ▶CoC ▶ ／ TSV 複合 ▶TSV ▶ 積層. 将来，ロジックチップに集積されるプロセッサ・コア. 図 -9 に，プロセッサ／カスタム回路／メモリの 3 層. の数やベクトル演算処理の増加などにより，ロジックに. の LSI チップを TSV とバンプで接続した 3 次元 LSI の. 直結したメモリのさらなる大容量化が必要になるが，こ. 例を示す．各層の LSI チップはウェハ状態で積層され，. れに対しては図 -11 に示すような TSV 技術によりメモ. 回路間はシリコン基板を貫通する TSV とバンプ電極に. リチップを積層した構造が提案されている．この構造で. より接続されている．この試作例では，個別の 2 次元. は，積層した 3 次元大容量メモリとロジックチップの. LSI を組み合わせた場合と比較して，同一周波数で駆動. 間にインターポーザを介在させることで，積層された. した場合にはシステムとしての消費電力が 2/3 に削減，. LSI チップへの電力供給や信号入出力を可能にしており，. もしくは消費電力一定の条件では 2 倍の動作周波数を実. TSV によるメモリ積層とメモリ／ロジック CoC 構造の. 現できている．このように，3 次元 LSI では従来の 2 次. 複合型といえる．試作デバイスでは，積層メモリ／ロ. 元 LSI と比較して，チップ間の配線長短縮や内部回路の. ジックの連係動作も確認されている．. 6）. 最適化により，性能／消費電力の向上が可能であること 4）. が示されている．. ▶低コスト化技術 ▶. 上記のような多数のチップを積層するプロセスでは，. ▶Chip-on-Chip ▶ 構造. ウェハ状態で積層するプロセスに対して単位時間あたり. 上記の技術は個片の LSI チップに切断する前のウェハ. に製造できる 3 次元 LSI の数が少なく，実際の生産にお. 状態で 3 次元積層する技術であるが，この方式では，ウ. いてはコストの点で課題が大きい．一般に積層コストは，. 664. 情報処理 Vol.50 No.7 July 2009.

(7) LSI. 3 次元実装技術の最新動向. 図 -10 CoC 構造（ソニー）. Stacked DRAM with TSV. FTI: Feedthrough Interposer. CMOS Logic. External terminal. Silicon lid. Sn -Ag / Cu pillar bump Sn -Ag Cu. Stacked DRAM with TSVs. DRAM interconnect. FTI. Si sub.. CMOS logic. Poly -Si TSV. SiN Ni. Backside bump. Au. © 2007 IEEE ☆1. 図 -11 積層 DRAM ／ロジックパッケージ（エルピーダ・沖・NEC エレクトロニクス）. チップサイズが小さく生産量が増えるほど，ウェハ状態 7）. 8）. ロセスも提案されている．具体的には図 -12 に示すよ. で積層する方が有利になると言える．このため，前述. うに，液体の表面張力を利用して多数の LSI チップを所. のようなチップ状態での積層のメリットを活かしながら，. 定の領域に配列させた上で，一括で積層を行っていくも. 多数のチップを一括で積層することで生産性を高めるプ. のである．また，TSV の形成コスト自体を低減する試みも提案. ☆1. Figure 2, Figure 5 and Figure 18 in the following paper. Kurita, Y. et al. : A 3D Stacked Memory Integrated on a Logic Device Using SMAFTI Technology, ECTC '07, Proceedings, pp.821-829 (May 29 2007-June 1 2007)．. されている．たとえば，図 -13 のプロセスは貫通ヴィアをエッチング後，導体をヴィアに完全充填せず，接合時に積層するチップ側に形成したスタッドバンプと呼ばれ情報処理 Vol.50 No.7 July 2009. 665.

(8) 解説. 図 -12 セルフアセンブリ技術（東北大）. Force LSI chip. Plastic ﬂow in gold bump. LSI. Ten-chip stacked. LSI Mechanical caulking. Gold bump. Through-silicon Via (TSV). LSI. 45( µm). LSI. 30-50 ( m) Room temperature bonding using Mechanical caulking. Ten-chip stacked 3D-SiP and cross-section view of Interconnected chips by mechanical calking. 図 -13 かしめ接合によるチップ積層（日立・ルネサス）. る尖った形状のバンプ電極を押し込むことによって，貫. として，電磁界による結合を用いた無線方式の積層接続. 通ヴィアの充填とチップ間接合を同時に行うものである．. 技術（ワイヤレス TSV）も提案されている. 一般に，導体をヴィアに充填するプロセスは長時間を必. インダクタ結合を用いた積層チップ間の通信技術を示す．. 要としてコスト上昇の原因になりやすいため，これの削. チップ間の通信は，送信側チップ上に形成されたインダ. 減効果は大きい．実際に，ロジック（MCU）と SDRAM. クタ（コイル）により生成されシリコン基板を透過した磁. メモリを，シリコン・インターポーザを介して積層した. 界が，受信側チップ上のインダクタに起電力を発生させ. 9）. ものも試作されている．. 10）. ．図 -14 に. ることによって行われる．この方式では，無線型であることによる送受信チャネル数に制約があるものの，TSV. ▶ワイヤレス ▶ 3 次元接続技術. 形成工程が不要でありインダクタは通常の LSI の配線層. さらに，前記のようなシリコン基板への加工が必要な. を用いて形成できるため，通常の LSI 製造プロセスが利. TSV 自体の形成が不要な 3 次元積層チップ間接続技術. 用可能で大幅な低コスト化が可能である．インダクタ結. 666. 情報処理 Vol.50 No.7 July 2009.

(9) LSI. Power Supply. Inductive-coupling Data Link Inductive-coupling Clock Link. F ac F ac. RRA B SS 1-M. e-u. e-d. p. V DD S VS. M. ore 8-c. ow n. 3 次元実装技術の最新動向. c P ro. es s. or. aB. A re. p um. SRAM Rx. Tx. Uplink Inductive-Coupling Link (Clock and Data). Wire Bonding (Only Power Supply). Downlink. Tx. Rx. Processor. 図 -14 インダクタ結合によるプロセッサ／メモリ間通信（慶大・ルネサス・日立）. 図 -15 3D-OCC（Optically Coupled Common）メモリ（東北大）. 合を用いた 3 次元 LSI では実際に，マルチコア・プロセッサとメモリを積層したもので動作が確認されている．無線方式の 3 次元 LSI はこのほかにも，キャパシタン 11）. ス結合を用いたもの，光を用いたもの（図 -15）. トランジスタ積層型 3 次元 LSI トランジスタ積層型 3 次元 LSI の研究開発は古く，「3. ，電. 次元回路素子」（1981 ∼ 1990 年度）として実施した日本. 磁波を用いたものなどが提案されており，低コスト化だ. の国家プロジェクトが代表で，NEDO から研究委託さ. けでなく無線方式特有のメリットを活かしたアーキテク. れた日本の半導体メーカ各社が基礎技術の研究を行って. チャの登場が期待される．. いる．これらの研究の特徴としては，トランジスタ上にトランジスタを形成する技術として，レーザアニーリン情報処理 Vol.50 No.7 July 2009. 667.

(10) 解説. ☆2. 図 -16 DUAL-CMOS 積層構造（NEC）. グと呼ばれる手法により絶縁膜上に単結晶シリコンを形成する技術（SOI : Silicon on Insulator）を用いている点が挙げられる．試作されたデバイスとしては，3D-IC の配線並列度が活かせるイメージセンサアレイ／処理回路を積層した構造が多いが，図 -16 に示すように，pMOS/. nMOS の SOI トランジスタを形成した薄膜層（DUALCMOS）を複数積層接合したような構造など，現在も開発が行われているいくつかの重要な要素技術を含む先駆的な研究も行われていた. 12）. ．これら 3 次元 LSI 研究. は，微細化の限界が，当時の見通しで現在考えられているよりも早い時期に訪れることを予想して実施されたものであったが，その後の微細化技術開発の進展により直接 3 次元 LSI として実用化されたものはなかった．しかしながら，SOI 技術開発などで培われた経験は LSI や. LCD などの国際競争力向上に貢献しており，また，研究の中で明らかにされた課題や限界などの知見は，現在注目を浴びている 3 次元 LSI 技術開発の中でも活きている．上記の SOI タイプの 3D-IC 技術では，素子層を順次積層して作るために製造期間が長くコストが上昇して. ☆3. 図 -17 BiCS 3 次元 NAND フラッシュメモリ（東芝）. しまうという課題があるが，たとえば図 -17 に示す現在. 13）. 研究されている 3 次元構造の大容量フラッシュ・メモ. ている. ．メモリ素子など構造に周期性があり大容量. リでは，複数のメモリセルを縦方向に貫通したシリンダ. ／低コスト化が要求されるデバイスでは，今後，このよ. ー形状で一括に形成することでこのような問題を解決し. うに製造コストが低減しやすい 3 次元 LSI 技術が多く開発されていくと考えられる．トランジスタ積層型は回路. ☆2. ☆3. 積層型と異なり，スイッチング素子であるトランジスタ Figure 1 and Figure 3 in the following paper. Hayashi, Y. et al : A New Three Dimensional IC Fabrication Technology, Stacking Thin Film DUAL-CMOS Layers, IEDM 1991, 8-11, pp.657660 (Dec. 1991)． Figure 1 in the following paper. Fukuzumi, Y. et al : Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory, IEDM 2007, 10-12, pp.449-452 (Dec. 2007)．. 668. 情報処理 Vol.50 No.7 July 2009. 自体の製造技術と深くかかわりながら開発される必要がある．今後，極限まで微細化した CMOS トランジスタ，もしくはこれに代わるスイッチング素子（Beyond CMOS と呼ばれる）の研究とともに開発が盛んになると考えられる．.

(11) LSI. 3 次元実装技術の最新動向. FTI System LSI Die DRAM module. Molded Resin. FTI. Wind: 0.2 m/s. Ta = 25ºC. Thermal Resistance Θja. [ºC/W] B Basic Structure. 30 20 10 0. w/ H/Sp. 0. Single-layer 8-layer w/ H/Sp single-layer w/ H/Sp 8-layer. 1.0 2.0 Wind Velocity. Wind: 0.2 m/s. 3.0 [m/s]. T a = 25ºC. 180ºC. DRAM Sys. LSI. 187.16 ºC 187.19 ºC. 110ºC 30ºC. 90ºC. DRAM Sys. LSI. Basic structure. 3 次元 LSI 設計技術. 60ºC. 91.21ºC 92.63 ºC. 30ºC. w/ H/Sp. 図 -18 3 次元 LSI の熱設計（NEC エレクトロニクス）. ロジック，メモリそれぞれのチップの温度を許容範囲に低減できることも示されている. 14）. ．今後，消費電力の. ▶構造設計 ▶. 大きな高速プロセッサと大容量の積層メモリが 3 次元集. 現在の 3 次元 LSI 技術は，各社各様の提案と技術開発. 積されるようなアプリケーションでは，さらに入念な放. が行われている状態で，現時点で製造プロセスが深くか. 熱構造の設計が必要とされてくると考えられる．. かわる構造設計技術について統一的に述べることは困難である．しかし一般論として，3 次元 LSI では従来の. 2 次元 LSI に比べ，素子密度の上昇と同時に動作時の発熱密度が高まるため，熱設計に関しては特に重要である. ▶回路／システム・アーキテクチャ設計／ソフトウ ▶ ェア技術. ここまで述べてきた研究開発事例はハードウェア技術. と言える．3 次元 LSI における熱設計について検討した. に関するものが主であったが，今後，最も重要になると. 一例として，前述の図 -11 に示した TSV による積層メ. 考えられるのは，3 次元 LSI の構造メリットを最大限に. モリとロジックを 3 次元集積した構造について実際の 3. 引き出すための回路アーキテクチャ／システム・アーキ. 次元 LSI での熱抵抗測定と温度シミュレーションを行っ. テクチャ／ソフトウェア技術である．前述の回路積層型. たものを図 -18 に示す．熱抵抗の実験では，メモリが 1. 3 次元 LSI のアプリケーションの中で最も大きなものは，. チップで構成されているものと 8 層積層されたものの 2. ロジックと大容量メモリの通信性能向上（Memory Wall. 種類の構造について，それぞれヒート・スプレッダ（熱. 解消）である．このような構成の 3 次元 LSI では，ハー. を拡散させる金属板）を装着したもの，しないものにつ. ドウェア設計と協調したメモリ階層の設計が重要になる. いて比較を行っている．この結果として，メモリの積層. と考えられるが. 構造についてはバンプ電極や TSV を介してロジック発. のは，プロセッサのメニーコア化などに伴って必要メモ. 熱による熱エネルギーが伝導される効果が大きく，チ. リバンド幅が急速に増大している米国のプロセッサメー. ップを積層したことによる影響がほとんど見られないと. カである. いう興味深い結果や，ヒート・スプレッダの装着により，. は TSV を用いたメモリ／プロセッサの積層構造が実用. 15）. ，この分野で研究開発が進んでいる. 16）∼ 18）. ．これらの企業では，2010 年代前半に. 情報処理 Vol.50 No.7 July 2009. 669.

(12) 解説化されると思われる．日本でも図 -10 に示したような CoC 構造など個別の製品にてロジック混載メモリ. 先駆的に実用化した事例はあるが，全般に. 動的再構成メモリ 2D-mesh インターコネクト. 製造技術志向が強く，体系的な 3 次元 LSI 設計技術の確立に向けた動きは弱いと言える．本来製造技術開発は，設計技術の要. 従来 SoC. 求をベースに行われるべきものであるため，. ロジックチップ. 日本の半導体産業の国際競争力強化の観点で今後の課題といえる．また，上記とは異なり，3 次元構造と回. 3次元積層. 動的再構成メモリ. ロジックチップ. 図 -19 リコンフィギュアラブル・メモリ（NEC）. 路設計技術との組合せにより付加的な価値を生み出すようなアーキテクチャの提案もされている. 19）. ．現在の一般的な LSI では. ロジックとメモリの回路ブロックが同一チップ上に混載されており，各ロジック回路ブロックにローカルメモリの回路ブロックが接続される形になっている．図 -19 の. 3 次元動的再構成メモリを用いた 3 次元 LSI では，ロジックの回路ブロックのみを抜き出して配置したロジックチップ上にメモリチップを積層している．メモリチップ上のメモリは小容量の単位ブロックに分割し，マトリックス状に配置され，相互にネットワーク・オン・チップ（NoC）で接続されている．このアーキテクチャでは，各ロジック回路ブロックが必要とするメモリ容量を動的に変更することにより，トータルのメモリ容量を削減することが可能になる．このほかに，FPGA（Field Programmable. 図 -20 BSI イメージセンサ／ CMOS ROIC 積層（九州大学）. Gate Array）などのプログラマブル・ロジック系のデバイスでも 3 次元化が検討されており，一般. 切な 3 次元化技術を導入することで，高性能／低消費電. 論として周期性を持つ構造は 3 次元化に適していると. 力なコンピューティングを中核にした超小型多機能モジ. いえる．. ュールが実現できる．このような技術は，スーパー・コ. 上記のデバイスはすべて，積層されたデバイス間が相. ンピューティングからアンビエント・インテリジェンス. 互に通信することで情報処理を行うことを目的としてい. までのスケーラビリティで，我々の生活や文化を変える. たが，情報の流れが基本的に一方向である 3 次元化に適. 力を持つことが期待できる．. したアプリケーションがある．図 -20 に示す積層構造の. 実現のためのハードウェア技術としては，集積階層や. 断面図は，上部が裏面照射型（BSI）のイメージセンサで，. コストを意識した 3 次元化技術が必要で，まずは回路積. 下部にセンサの信号を読み出す IC が積層されている．2. 層型の中でも実装に近い技術から実用化が進むであろう．. 次元のフォトダイオード・アレイで外部からの光信号を. 設計技術としてまず始めに必要になるのは，メモリ／ロ. 電気信号に変換，2 次元並列性を保ったまま読み出し IC. ジック間のインタフェースの標準化である．半導体産業. に情報を転送するため，高速な画像処理が可能である. 20）. ．. はすでにメモリとロジックで分業化が進んでおり，また，メモリは汎用品としての性格が強いため，技術はもとよ. 今後の展望. り最適なビジネス形態について検討を進める必要がある．また，前章でも述べたように，3 次元構造に適した回路. 最後に，LSI 3 次元実装技術に関する今後の展望を述. やシステム・アーキテクチャ設計技術，特にメモリに関. べる．図 -21 に示すように，今後は機能や階層ごとに適. しては記憶階層設計最適化や，大容量積層メモリへの不. 670. 情報処理 Vol.50 No.7 July 2009.

(13) LSI. 3 次元実装技術の最新動向. 大容量積層メモリ. メモリ・リソース管理. ディジタル／コンピューティング (More Moore). 高密度集積インターポーザ. 標準化メモリバス. 電源／クロック配信・制御， I/O，IPD キャッシュ／ローカルメモリ，ベクトル・レジスタロジック／プロセッサ周辺回路，アナログ，MEMS，センサ／アクチュエータ，光・無線I/O，ストレージメモリ，バッテリ，他. ノン・ディジタル. (More than Moore). 図 -21 3 次元 LSI の将来展望イメージ. 良ビット管理／リソースマネジメントを行う機能の集積などが望まれる．ソフトウェア技術としては，このような大規模な並列処理が可能になる 3 次元 LSI の能力を最大限活かせるようなプログラミング技術が重要になると考えられる． 3 次元 LSI 技術は長い研究期間を経てようやく実用化に向けて動き始めた分野であるが，特に回路／システム・アーキテクチャ設計技術やソフトウェア技術などに多くの課題もしくは事業機会が残っており，今後の構造・製造技術開発に与える影響も大きい．関連分野研究者・技術者の積極的な参加を期待しつつ，筆を置かせていただく．参考文献 1）日経 BP 社 Web サイト，http://techon.nikkeibp.co.jp/article/FEATURE/. 20090326/167825/ 2）日経マイクロデバイス 2009 年 3 月号，pp.78-79. 3）富士通プレスリリース，http://pr.fujitsu.com/jp/news/2002/06/6-4.html 4） Miyakawa, N. : Multi-Layer Stacking Technology and Trial Manufacture, 日本学術振興会シリコン超集積化システム第 165 委員会第 52 回研究会資料，pp.31-44 (2009). 5） Ezaki, T. et al. : A 160Gb/s Interface Design Configuration for Multichip LSI，ISSCC（2004）． 6） Kurita, Y. et al. : A 3D Stacked Memory Integrated on a Logic Device Using SMAFTI Technology，ECTC，pp.821-829（2007）． 7） Okamoto, K. : Wafer-level 3D LSI and System & Design Integration for the Future Electronics System，15th Symposium on Microjoining and Assembly Technology in Electronics （Mate），pp.17-26（2009）． 8） Fukushima, T. et al. : Self-Assembly Process for Chip-to-Wafer ThreeDimensional Integration，ECTC，pp.836-841（2007）． 9） Tanaka, N. et al. : Low-Cost Through-hole Electrode Interconnection for 3D-SiP Using Room-temperature Bonding，ECTC，pp.814-818（2006）． 10）Niitsu, K. et al. : An Inductive-Coupling Link for 3D Integration of a. 90nm CMOS Processor and a 65nm CMOS SRAM，ISSCC，pp.480-482 （2009）． 11）Koyanagi, M. et al. : Design of 4-kbit 4-Layer Optically Coupled ThreeDimensional Common Memory for Parallel Processor System，IEEE J. Solid-State Circuits，Vol.25，No.1，pp.109-116（1990）． 12）Hayashi, Y. et al. : A New Three Dimensional IC Fabrication Technology， Stacking Thin Film DUAL-CMOS Layers，IEDM，pp.657-660（1991）． 13）Fukuzumi, Y. et al. : Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory， IEDM，pp.449-452（2007）． 14）Matsui, S. et al. : Thermal Management in 8-Strata 4Gb DRAM SiP ， IMAPS（2007）． 15）井上弘二，他：DRAM/ ロジック混載 LSI 向け高性能／低消費電力キャッシュ・アーキテクチャ，情報処理学会論文誌，Vol.42，No.3（Mar. 2001）． 16）Loh, G. H. et al. : Processor Design in 3D Die-Stacking Technologies， IEEE MICRO Magazine，pp.31-48（2007）. 17）Black, B. et al. : Die Stacking（3D）Microarchitecture，IEEE MICRO （2006）． 18 ）Loh, G. H. : 3D-Stacked Memory Architectures for Multi-Core Processors，IEEE ISCA，pp.453-464（2008）． 19）Saito, H. et al. : A Chip-Stacked Memory for On-Chip SRAM-Rich SoCs and Processors，ISSCC，pp.60-62（2009）． 20）Asano, T. et al. : Integration of Compliant Bump with Through-Si-Via Technology and Its Application to Back-Side Illuminated CMOS Image Sensor，ICEP（2009）．（平成 21 年 4 月 8 日受付）. 栗田洋一郎 [email protected]. 1996 年東京工業大学大学院理工学研究科物理情報工学専攻修了．同年日本電気（株）(NEC) 入社．現在 NEC エレクトロニクス（株）にて，先端 LSI パッケージング技術，3 次元 LSI 技術の研究開発に従事．. 情報処理 Vol.50 No.7 July 2009. 671.

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