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ユーザーガイド
FIR コンパイラ II MegaCore ファンクション
ドキュメント・バージョン : ドキュメント・デート : 11.1 2011 年 11 月© 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying
ISO 9001:2008 Registered
目次
第 1 章 . この MegaCore ファンクションについて
機能 . . . 1‒2 デバイス・ファミリ・サポート . . . 1‒2 MegaCore 検証 . . . 1‒3 パフォーマンスおよびリソース使用率 . . . 1‒4 リリース情報 . . . 1‒13第 2 章 . 使用法
インストールおよびライセンス . . . 2‒1 MegaWizard Plug-In Manager Design Flow . . . 2‒2 パラメータの指定 . . . 2‒2 デザインのシミュレーション . . . 2‒4 ModelSim-Altera ソフトウェアのシミュレーション . . . 2‒4 MATLAB のシミュレーション . . . 2‒4 NativeLink を使用したサード・パーティ・シミュレーション・ツールのシミュレーション . 2‒4 デザインのコンパイルおよびデバイスのプログラム . . . 2‒5第 3 章 . パラメータの設定
Filter Specification ページ . . . 3‒1 ファイルから係数のロード . . . 3‒2 Input and Output Options ページ . . . 3‒3 符号付き小数バイナリ . . . 3‒4 MSB と LSB の切捨て、 飽和処理、および丸め処理 . . . 3‒4 Implementation Options ページ . . . 3‒5 メモリおよび乗算器のトレードオフ . . . 3‒6第 4 章 . 機能の説明
アーキテクチャ . . . 4‒1 インタフェース . . . 4‒1 Avalon-ST シンクおよびソース・インタフェース . . . 4‒2 Avalon-ST シンク・インタフェース . . . 4‒2 Avalon-ST ソース・インタフェース . . . 4‒5 クロックおよびリセット・インタフェース . . . 4‒6 時分割多重化 . . . 4‒7 マルチチャネル動作 . . . 4‒8 ベクトル化入力 . . . 4‒8 チャネル化 . . . 4‒9 チャネル入力 / 出力のフォーマット . . . 4‒12 例 ̶3 ワイヤ上に 8 チャネル . . . 4‒12 例 ̶4 ワイヤ上に 4 チャネル s . . . 4‒12 例 ̶15 有効なサイクルと 17 無効なサイクルによる 15 チャネル . . . 4‒13 例 ̶11 有効なサイクルと 9 無効なサイクルによる 22 チャネル . . . 4‒15 例 ̶ スーパー・サンプル・レート . . . 4‒17 複数の係数バンク . . . 4‒18 係数のリロード . . . 4‒19 信号 . . . 4‒22iv 目次
追加情報
改訂履歴 . . . Info‒1 アルテラへのお問い合わせ . . . Info‒1 表記規則 . . . Info‒2
1. この MegaCore ファンクションに
ついて
本書では、Altera® FIR コンパイラ II の IP (Intellectual Property) コアについて説明しま
す。FIR コンパイラ II MegaCore®ファンクションは、完全に統合された有限インパル
ス応答（FIR）フィルタ開発環境を提供し、アルテラの FPGA デバイスに最適化され ます。FIR コンパイラ II MegaCore®ファンクションは、対話的に操作する Parameter
Editor を備えており、カスタム FIR フィルタを簡単に作成できます。Parameter Editor は Verilog HDL および VHDL シミュレータと共に IP 機能シミュレーション・モデル・ ファイルを出力します。 Parameter Editor を使用可能であり、シングル・レート、デシメーション、補間、お よびフラクショナル・レート・フィルタのさまざまなフィルタ・タイプを実装でき ます。 多くのデジタル・システムでは、不要なノイズを除去するか、スペクトル整形を提 供するか、または信号の検出か解析を実行するために信号フィルタリングを使用し ます。FIR フィルタおよび無限インパルス応答（IIR）フィルタはこれらの機能を提供 します。標準的なフィルタ・アプリケーションには信号プリコンディショニング、 バンド選択、およびロー・パス・フィルタリングが含まれます。 図 1–1 に、加重されたタップド・ディレイ・ラインとしてコンフィギュレーション された FIR フィルタを示します。 フィルタのデザイン過程で、指定された周波数応答に合致する係数を決定します。 この係数によってフィルタの応答が決まります。係数の値を変更することまたは係 数を追加することにより、フィルタを通過する信号の周波数が変更できます。 図 1‒1. 基本的な FIR フィルタ xin yout Z-1 Z-1 Z-1 Z-1 Tapped Delay Line Coefficient Multipliers Adder Tree C01 C02 C11 C12 C21 C22 C31 C32 Coefficient Banks
1‒2 第 1 章 : この MegaCore ファンクションについて 機能
機能
アルテラの FIR コンパイラ II MegaCore ファンクションは有限インパルス応答 （FIR） フィルタを実装して、以下のような機能もサポートしています。 ■ 次のハードウェアの最適化を介して、最大効率設計を利用します。 ■ 補間 ■ デシメーション ■ 対称性 ■ デシメーション・ハフ・バンド ■ タイム・シェアリング ■ Avalon® Streaming（Avalon-ST）インタフェースを使用する簡単なシステムの統合。 ■ メモリおよび乗算器のトレードオフは、ロジック・エレメント（LE）とブロッ ク・メモリ（M512、M4K、M9K、または M144K）の間の実装をバランスします。 ■ ランタイムの係数リロード機能と、複数の係数バンクをサポート。 ■ 切り捨て処理、飽和処理および丸め処理を適用したユーザ選択可能な出力精度。
デバイス・ファミリのサポート
MegaCore ファンクションは、ターゲットのアルテラ・デバイス・ファミリに対し、 最終サポートあるいは暫定サポートを提供しています。 ■ FPGA デバイス・ファミリ ■ 最終サポートとは、コアがこのデバイス・ファミリの最終的なタイミング・ モデルで検証されていることを意味します。コアはデバイス・ファミリのす べての機能要件およびタイミング要件を満たしており、生産デザインで使用 することができます。 ■ 暫定サポートとは、コアがこのデバイス・ファミリの暫定タイミング・モデ ルで検証されていることを意味します。コアはデバイス・ファミリの機能要 件はすべて満たしていますが、タイミング要件については評価中です。生産 デザインでの使用は注意が必要です。 ■ HardCopy デバイス・ファミリ ■ HardCopy コンパイルとは、コアが HardCopy デバイス・ファミリの最終的なタ イミング・モデルで検証されていることを意味します。コアはデバイス・ ファミリのすべての機能要件およびタイミング要件を満たしており、生産デ ザインで使用することができます。 ■ HardCopy コンパニオンとは、コアが HardCopy コンパニオン・デバイスの暫定 タイミング・モデルで検証されていることを意味します。 コアはデバイス・ ファミリの機能要件はすべて満たしていますが、タイミング要件については 評価中です。生産デザインでの使用は注意が必要です。第 1 章 : この MegaCore ファンクションについて 1‒3 MegaCore 検証 表 1–1に、FIR コンパイラ II MegaCore ファンクションによる各アルテラ・デバイス・ ファミリへのサポートのレベルを示します。
MegaCore 検証
FIR コンパイラ II MegaCore ファンクションの更新バージョンをリリースする前に、 アルテラは品質や正確性を検証するための包括的な回帰テストを実施します。FIR コ ンパイラ II MegaCore ファンクションのカスタム・バリエーションは、さまざまなパ ラメータのオプションを行使するために生成され、結果として得られるシミュレー ション・モデルは、マスタのシミュレーション・モデルに対して検証結果を徹底的 にシミュレートされます。 表 1‒1. サポートされるデバイス・ファミリ デバイス・ファミリ サポート Arria® GX 最終的 Arria II GX 最終的 Arria II GZ 最終的 Arria V Altera IP の最新情報を参照してください。 Cyclone® II 最終的 Cyclone III 最終的 Cyclone III LS 最終的 Cyclone IV GX 最終的 Cyclone V Altera IP の最新情報を参照してください。 HardCopy® II HardCopy コンパイルHardCopy III HardCopy コンパイル
HardCopy IV HardCopy コンパイル Stratix® 最終的 Stratix II 最終的 Stratix II GX 最終的 Stratix III 最終的 Stratix IV 最終的 Stratix IV GT 最終的 Stratix IV GX 最終的 Stratix V Altera IP の最新情報を参照してください。 その他のデバイス・ファミリ サポートなし (1) 表 1‒1の注：
(1) HardCopy Stratix デバイスを使用する場合、Stratix ファミリを選択して、 <device>_HARDCOPY_FPGA_PROTOTYPE で使用可能なデバイスを参照します。
1‒4 第 1 章 : この MegaCore ファンクションについて パフォーマンスおよびリソース使用率
パフォーマンスおよびリソース使用率
ここでは、 Quartus II ソフトウェアの現行バージョンを使用し、FIR コンパイラ II MegaCore ファンクションの標準的な期待パフォーマンスを示します。 表 1–2に、パフォーマンスおよびリソース使用率データを生成するために使用され る FIR フィルタのパラメータの設定を示します。バックプレッシャ・サポートは、 FIR フィルタでもディセーブルされます。 表 1‒2. FIR フィルタの入力パラメータ化のサンプル ( その１ ) ( 注 1) タイプ 補間 デシメーション L- 番目のバンド チャネル数 クロッ ク・ レート 入力サンプ ル・レート (MSPS) シングル・チャネル、シングル・ レート 1 1 すべての タップ 1 300 300 シングル・チャネル、デシメーショ ン 1 4 すべての タップ 1 300 300 シングル・チャネル、補間 4 1 すべての タップ 1 320 80 シングル・チャネル、フラクショナ ル・レート 3 2 すべての タップ 1 320 80 シングル・チャネル、シングル・ レート、ハーフ・バンド 1 1 ハーフ・ バンド 1 300 300 シングル・チャネル、デシメーショ ン、ハーフ・バンド 1 2 ハーフ・ バンド 1 300 300 シングル・チャネル、 補間、ハー フ・バンド 2 1 ハーフ・ バンド 1 300 150 シングル・チャネル、フラクショナ ル・レート、ハーフ・バンド 3 2 ハーフ・ バンド 1 320 80 シングル・チャネル、シングル・ レート、スーパー・サンプル 1 1 すべての タップ 1 300 600 シングル・チャネル、補間、スー パー・サンプル 1 4 すべての タップ 1 300 600 シングル・チャネル、シングル・ レート、複数の係数バンク 1 1 すべての タップ 1 300 600 マルチ・チャネル、シングル・ワイ ヤ、シングル・レート 1 1 すべての タップ 8 300 300 マルチ・チャネル、シングル・ワイ ヤ、デシメーション 1 4 すべての タップ 8 300 300 マルチ・チャネル、シングル・ワイ ヤ、補間 4 1 すべての タップ 8 320 80 マルチ・チャネル、シングル・ワイ ヤ、フラクショナル・レート 3 2 すべての タップ 8 320 80 マルチ・チャネル、シングル・ワイ ヤ、デシメーション、複数の係数バ ンク 1 4 すべての タップ 8 300 300 マルチ・チャネル、マルチワイヤ、 シングル・レート 1 1 すべての タップ 8 320 80第 1 章 : この MegaCore ファンクションについて 1‒5 パフォーマンスおよびリソース使用率
表 1–3 に、Cyclone III デバイス・ファミリの FIR フィルタのリソース使用率とパ
フォーマンスの評価を示します。 FIR フィルタは、表 1–2にある設定を使用してコン フィギュレーションされます。 マルチ・チャネル、マルチワイヤ、 デシメーション 1 4 すべての タップ 8 320 320 マルチ・チャネル、マルチワイヤ、 補間 4 1 すべての タップ 8 320 80 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 3 2 すべての タップ 8 320 80 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート、出力オプ ション 3 2 すべての タップ 8 320 80 マルチ・チャネル、マルチワイヤ、 補間、複数の係数バンク 4 1 すべての タップ 8 320 80 表 1‒2の注： (1) スーパー・サンプル・モードは、シングル・レートと補間フィルタでのみサポートされます。 表 1‒2. FIR フィルタの入力パラメータ化のサンプル ( その２ ) ( 注 1) タイプ 補間 デシメー ション L- 番目の バンド チャネル 数 クロッ ク・ レート 入力サンプ ル・レート (MSPS)
表 1‒3. Cyclone III デバイスの FIR コンパイラ II パフォーマンス ̶EP3C80F780C6 デバ イス ( その１ ) 組み合わせのルッ クアップ・テーブ ル（LUT）数 ロジック・レ ジスタ数 メモリ 乗算器 (9 × 9) 制限される f MAX (MHz) ビット M9K シングル・チャネル、シングル・レート 1,489 6,514 0 0 24 250 シングル・チャネル、デシメーション 414 1,868 340 2 10 250 シングル・チャネル、補間 644 2,997 102 3 18 250 シングル・チャネル、フラクショナル・レート 588 2,224 544 4 10 250 シングル・チャネル、シングル・レート、ハーフ・バンド 723 3,811 0 0 16 250 シングル・チャネル、デシメーション、ハーフ・バンド 444 1,761 935 4 10 250 シングル・チャネル、 補間、ハーフ・バンド 484 2,240 289 3 10 250 シングル・チャネル、フラクショナル・レート、ハーフ・バンド 361 1,046 476 5 6 250 シングル・チャネル、シングル・レート、スーパー・サンプル 2,930 12,082 0 0 48 250 シングル・チャネル、補間、スーパー・サンプル
1‒6 第 1 章 : この MegaCore ファンクションについて パフォーマンスおよびリソース使用率 3,322 12,450 0 0 76 250 シングル・チャネル、シングル・レート、複数の係数バンク 1,301 4,654 0 0 36 250 マルチ・チャネル、シングル・ワイヤ、シングル・レート 1,571 12,384 0 0 24 250 マルチ・チャネル、シングル・ワイヤ、デシメーション 497 2,961 4,794 5 10 250 マルチ・チャネル、シングル・ワイヤ、補間 699 2,362 1,904 8 18 250 マルチ・チャネル、シングル・ワイヤ、フラクショナル・レート 854 3,218 9,962 7 16 250 マルチ・チャネル、シングル・ワイヤ、デシメーション、複数の係数バンク 566 3,004 4,858 6 10 250 マルチ・チャネル、マルチワイヤ、シングル・レート 3,137 19,842 0 0 48 250 マルチ・チャネル、マルチワイヤ、デシメーション 3,670 16,406 2,856 16 80 250 マルチ・チャネル、マルチワイヤ、補間 4,680 27,320 0 0 76 245.1 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 2,412 12,478 2,176 8 64 250 マルチ・チャネル、マルチワイヤ、フラクショナル・レート、出力オプション 2,691 12,605 2,176 8 64 250 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 4,008 18,670 0 0 108 250
表 1‒3. Cyclone III デバイスの FIR コンパイラ II パフォーマンス ̶EP3C80F780C6 デバ イス ( その２ ) 組み合わせのルッ クアップ・テーブ ル（LUT）数 ロジック・レ ジスタ数 メモリ 乗算器 (9 × 9) 制限される f MAX (MHz) ビット M9K
第 1 章 : この MegaCore ファンクションについて 1‒7 パフォーマンスおよびリソース使用率
表 1–4 に、 Arria II GX デバイス・ファミリの FIR フィルタのリソース使用率とパ
フォーマンスの評価を示します。 FIR フィルタは、表 1–2にある設定を使用してコン フィギュレーションされます。
表 1‒4. Arria II GX デバイスの FIR コンパイラ II パフォーマンス ̶EP2AGX65DF25C4 デバイス ( その１ )
組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロッ ク・ビッ ト (M9K/M1 44K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット アダプティ ブ・ルック アップ・ テーブル （ALUT）数 M9K M144K シングル・チャネル、シングル・レート 459 1,495 0 0 0 0 0 0 20 260.01 シングル・チャネル、デシメーション 251 887 782 187 0 0 0 782 6 260.01 シングル・チャネル、補間 127 894 527 187 0 0 0 527 10 260.01 シングル・チャネル、フラクショナル・レート 294 919 748 170 0 0 0 748 6 260.01 シングル・チャネル、シングル・レート、ハーフ・バンド 242 1,120 0 0 0 0 0 0 10 260.01 シングル・チャネル、デシメーション、ハーフ・バンド 286 906 1,275 187 0 0 0 1,275 6 260.01 シングル・チャネル、 補間、ハーフ・バンド 290 1,037 833 221 0 0 0 833 6 260.01 シングル・チャネル、フラクショナル・レート、ハーフ・バンド 144 496 391 85 0 0 0 391 4 260.01 シングル・チャネル、シングル・レート、スーパー・サンプル 918 2,336 68 34 0 0 0 68 40 260.01 シングル・チャネル、補間、スーパー・サンプル 1,084 2,679 0 0 0 0 0 0 0 260.01 シングル・チャネル、シングル・レート、複数の係数バンク 507 1,935 0 0 0 0 0 0 20 260.01 マルチ・チャネル、シングル・ワイヤ、シングル・レート 493 2,222 4,284 612 0 0 0 4,284 20 260.01 マルチ・チャネル、シングル・ワイヤ、デシメーション 331 1,097 6,145 228 0 0 0 6,145 6 260.01 マルチ・チャネル、シングル・ワイヤ、補間 170 979 4,930 187 0 0 0 4,930 10 260.01 マルチ・チャネル、シングル・ワイヤ、フラクショナル・レート 597 1,843 10,735 305 0 0 0 10,735 10 260.01 マルチ・チャネル、シングル・ワイヤ、デシメーション、複数の係数バンク 405 1,134 6,209 230 0 0 0 6,209 6 260.01
1‒8 第 1 章 : この MegaCore ファンクションについて パフォーマンスおよびリソース使用率 マルチ・チャネル、マルチワイヤ、シングル・レート 968 4,369 3,672 1,224 0 0 0 3,672 40 260.01 マルチ・チャネル、マルチワイヤ、デシメーション 2,058 7,018 6,460 1,496 0 0 0 6,460 48 260.01 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 1,652 7,584 4,054 1,466 0 0 0 4,054 52 260.01 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 1,175 5,027 6,333 914 0 0 0 6,333 32 260.01 マルチ・チャネル、マルチワイヤ、フラクショナル・レート、出力オプション 1,454 5,154 6,333 914 0 0 0 6,333 32 260.01 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 1,435 8,229 4,058 1,468 0 — 0 4,058 64 260.01
表 1‒4. Arria II GX デバイスの FIR コンパイラ II パフォーマンス ̶EP2AGX65DF25C4 デバイス ( その２ )
組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロッ ク・ビッ ト (M9K/M1 44K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット アダプティ ブ・ルック アップ・ テーブル （ALUT）数 M9K M144K
第 1 章 : この MegaCore ファンクションについて 1‒9 パフォーマンスおよびリソース使用率
表 1–5 に、 Stratix III デバイス・ファミリの FIR フィルタのリソース使用率とパフォー
マンスの評価を示します。 FIR フィルタは、表 1–2にある設定を使用してコンフィ ギュレーションされます。
表 1‒5. Stratix III デバイスの FIR コンパイラ II パフォーマンス ̶EP3SE50F780C2 デバイス ( その１ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M9K/M144 K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット ALUTs M9K M144K シングル・チャネル、シングル・レート 457 1,451 0 0 0 0 0 0 20 467.95 シングル・チャネル、デシメーション 246 842 782 187 0 0 0 782 6 431.59 シングル・チャネル、補間 123 834 527 187 0 0 0 527 10 470.15 シングル・チャネル、フラクショナル・レート 290 866 748 170 0 0 0 748 6 451.26 シングル・チャネル、シングル・レート、ハーフ・バンド 240 1,077 0 0 0 0 0 0 10 452.69 シングル・チャネル、デシメーション、ハーフ・バンド 281 773 1,275 153 2 0 0 493 6 440.33 シングル・チャネル、 補間、ハーフ・バンド 285 991 816 221 0 0 0 816 6 454.55 シングル・チャネル、フラクショナル・レート、ハーフ・バンド 141 454 391 85 0 0 0 391 4 490.3 シングル・チャネル、シングル・レート、スーパー・サンプル 914 2,249 68 34 0 0 0 68 40 446.03 シングル・チャネル、補間、スーパー・サンプル 1,070 2,341 0 0 0 0 0 0 52 453.51 シングル・チャネル、シングル・レート、複数の係数バンク 499 1,881 0 0 0 0 0 0 20 456.41 マルチ・チャネル、シングル・ワイヤ、シングル・レート 485 2,152 4,284 612 0 0 0 4,284 20 421.05 マルチ・チャネル、シングル・ワイヤ、デシメーション 335 800 6,111 126 5 0 0 1,317 6 446.43 マルチ・チャネル、シングル・ワイヤ、補間 152 881 1,411 187 0 0 0 1,411 10 469.92 マルチ・チャネル、シングル・ワイヤ、フラクショナル・レート 585 1,232 7,553 134 8 0 0 753 10 465.33 マルチ・チャネル、シングル・ワイヤ、デシメーション、複数の係数バンク 407 823 6,175 126 6 0 0 1,317 6 444.64 マルチ・チャネル、マルチワイヤ、シングル・レート 952 4,230 3,672 1,224 0 0 0 3,672 40 406.01
1‒10 第 1 章 : この MegaCore ファンクションについて パフォーマンスおよびリソース使用率 表 1–6 に、 Stratix IV デバイス・ファミリの FIR フィルタのリソース使用率とパフォー マンスの評価を示します。 FIR フィルタは、表 1–2にある設定を使用してコンフィ ギュレーションされます。 マルチ・チャネル、マルチワイヤ、デシメーション 2,025 6,594 6,460 1,496 0 0 0 6,460 48 399.68 マルチ・チャネル、マルチワイヤ、補間 1,626 7,148 4,054 1,466 0 0 0 4,054 52 423.55 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 1,119 4,703 6,333 914 0 0 0 6,333 32 418.24 マルチ・チャネル、マルチワイヤ、フラクショナル・レート、出力オプション 1,399 4,830 6,333 914 0 0 0 6,333 32 385.21 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 1,411 7,789 4,058 1,468 0 0 0 4,058 64 411.02
表 1‒5. Stratix III デバイスの FIR コンパイラ II パフォーマンス ̶EP3SE50F780C2 デバイス ( その２ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M9K/M144 K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット ALUTs M9K M144K
表 1‒6. Stratix IV デバイスの FIR コンパイラ II パフォーマンス ̶EP4SGX70DF29C2X デバイス ( その１ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M9K/M144 K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット ALUTs M9K M144K シングル・チャネル、シングル・レート 457 1,451 0 0 0 0 0 0 20 510.2 シングル・チャネル、デシメーション 246 842 782 187 0 0 0 782 6 481.7 シングル・チャネル、補間 123 834 527 187 0 0 0 527 10 510.2 シングル・チャネル、フラクショナル・レート 290 866 748 170 0 0 0 748 6 510.2 シングル・チャネル、シングル・レート、ハーフ・バンド 329 1,077 0 0 0 0 0 0 10 510.2 シングル・チャネル、デシメーション、ハーフ・バンド 281 861 1,275 187 0 0 0 1,275 6 510.2 シングル・チャネル、 補間、ハーフ・バンド 285 991 816 221 0 0 0 816 6 510.2 シングル・チャネル、フラクショナル・レート、ハーフ・バンド 141 454 391 85 0 0 0 391 4 510.2 シングル・チャネル、シングル・レート、スーパー・サンプル 914 2,249 68 34 0 0 0 68 40 510.2 シングル・チャネル、補間、スーパー・サンプル
第 1 章 : この MegaCore ファンクションについて 1‒11 パフォーマンスおよびリソース使用率 表 1–7 に、Stratix V デバイス・ファミリの FIR フィルタのリソース使用率とパフォー マンスの評価を示します。 FIR フィルタは、表 1–2にある設定を使用してコンフィ ギュレーションされます。 1,070 2,340 0 0 0 0 0 0 52 509.68 シングル・チャネル、シングル・レート、複数の係数バンク 499 1,881 0 0 0 0 0 0 20 509.42 マルチ・チャネル、シングル・ワイヤ、シングル・レート 485 2,152 4,284 612 0 0 0 4,284 20 479.39 マルチ・チャネル、シングル・ワイヤ、デシメーション 317 1,029 6,145 228 0 0 0 6,145 6 510.2 マルチ・チャネル、シングル・ワイヤ、補間 166 919 4,930 187 0 0 0 4,930 10 510.2 マルチ・チャネル、シングル・ワイヤ、フラクショナル・レート 563 1,672 10,735 305 0 0 0 10,735 10 510.2 マルチ・チャネル、シングル・ワイヤ、デシメーション、複数の係数バンク 391 1,066 6,209 230 0 0 0 6,209 6 504.54 マルチ・チャネル、マルチワイヤ、シングル・レート 952 4,230 3,672 1,224 0 0 0 3,672 40 466.2 マルチ・チャネル、マルチワイヤ、デシメーション 2,025 6,594 6,460 1,496 0 0 0 6,460 48 457.04 マルチ・チャネル、マルチワイヤ、補間 1,626 7,148 4,054 1,466 0 0 0 4,054 52 468.38 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 1,120 4,704 6,333 914 0 0 0 6,333 32 484.26 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 1,400 4,831 6,333 914 0 0 0 6,333 32 495.54 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 1,411 7,789 4,058 1,468 0 0 0 4,058 64 459.14
表 1‒6. Stratix IV デバイスの FIR コンパイラ II パフォーマンス ̶EP4SGX70DF29C2X デバイス ( その２ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M9K/M144 K) MLAB ビッ ト 乗算器 (18 × 18) 制限され る fMAX (MHz) ビット ALUTs M9K M144K 表 1‒7. Stratix V デバイスの FIR コンパイラ II パフォーマンス ̶5SGSMD4H2F35C2 デバイス ( その１ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M20K) MLAB ビット DSP ブロック 制限される fMAX (MHz) ビット ALUTs M20K シングル・チャネル、シングル・レート 1 698 0 0 0 0 0 10 450.05 シングル・チャネル、デシメーション 93 209 782 187 0 0 782 3 450.05
1‒12 第 1 章 : この MegaCore ファンクションについて パフォーマンスおよびリソース使用率 シングル・チャネル、補間 162 203 408 204 0 0 408 5 450.05 シングル・チャネル、フラクショナル・レート 400 720 1,156 119 0 0 1,156 3 450.05 シングル・チャネル、シングル・レート、ハーフ・バンド 7 279 272 136 0 0 272 5 450.05 シングル・チャネル、デシメーション、ハーフ・バンド 129 247 1,156 187 0 0 1,156 3 450.05 シングル・チャネル、 補間、ハーフ・バンド 133 360 748 204 0 0 748 3 450.05 シングル・チャネル、フラクショナル・レート、ハーフ・バンド 172 256 612 102 0 0 612 2 450.05 シングル・チャネル、シングル・レート、スーパー・サンプル 143 424 5,406 918 0 0 5,406 20 405.35 シングル・チャネル、補間、スーパー・サンプル 95 881 1,190 340 0 0 1,190 32 403.88 シングル・チャネル、シングル・レート、複数の係数バンク 20 770 289 17 0 0 289 10 450.05 マルチ・チャネル、シングル・ワイヤ、シングル・レート 30 147 4,284 612 0 0 4,284 10 429 マルチ・チャネル、シングル・ワイヤ、デシメーション 228 423 6,145 228 0 0 6,145 3 450.05 マルチ・チャネル、シングル・ワイヤ、補間 284 335 6,834 255 0 0 6,834 5 450.05 マルチ・チャネル、シングル・ワイヤ、フラクショナル・レート 703 1,068 10,624 308 0 0 10,624 5 450.05 マルチ・チャネル、シングル・ワイヤ、デシメーション、複数の係数バンク 415 621 6,848 231 0 0 6,848 3 450.05 マルチ・チャネル、マルチワイヤ、シングル・レート 23 225 3,672 1,224 0 0 3,672 20 450.05 マルチ・チャネル、マルチワイヤ、デシメーション 792 1,524 6,460 1,496 0 0 6,460 24 450.05 マルチ・チャネル、マルチワイヤ、補間 549 2,315 3,510 1,466 0 0 3,510 32 450.05 マルチ・チャネル、マルチワイヤ、 フラクショナル・レート 934 2,395 6,673 914 0 0 6,673 16 450.05 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 表 1‒7. Stratix V デバイスの FIR コンパイラ II パフォーマンス ̶5SGSMD4H2F35C2 デバイス ( その２ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M20K) MLAB ビット DSP ブロック 制限される fMAX (MHz) ビット ALUTs M20K
第 1 章 : この MegaCore ファンクションについて 1‒13 リリース情報
リリース情報
表 1–8 に、アルテラの FIR コンパイラ II MegaCore ファンクションのこのリリースに
関する情報を示します。
f このリリースについて詳しくは、「MegaCore IP Library Release Notes and Errata」を参照 してください。
アルテラは Quartus® II ソフトウェアの現行バージョンが、各 MegaCore ファンクショ
ンの前のバージョンをコンパイルできることを検証します。「MegaCore IP Library Release Notes and Errata」 は、この検証に例外がある場合に報告します。アルテラは、 1 リリースより前の MegaCore ファンクション・バージョンのコンパイルは検証しま せん。 1,214 2,521 6,673 914 0 0 6,673 16 450.05 マルチ・チャネル、マルチワイヤ、補間、複数の係数バンク 568 2,571 3,752 1,502 0 0 3,752 32 450.05 表 1‒7. Stratix V デバイスの FIR コンパイラ II パフォーマンス ̶5SGSMD4H2F35C2 デバイス ( その３ ) 組み合わせの ルックアッ プ・テーブル （LUT）数 ロジッ ク・レジ スタ数 メモリ ブロック・ ビット (M20K) MLAB ビット DSP ブロック 制限される fMAX (MHz) ビット ALUTs M20K 表 1‒8. FIR コンパイラ II MegaCore ファンクションのリリース情報 項目 説明 バージョン 11.1 リリース・デート 2011 年 11 月 製品コード IP-FIRII IPR-FIRII （更新） プロダクト ID 00D8 ベンダ ID 6AF7
1‒14 第 1 章 : この MegaCore ファンクションについて リリース情報
2. 使用法
この章では、アルテラの IP コアを迅速に開始するように、アルテラの IP コアのデザ イン・フローの概要を説明します。アルテラの IP ライブラリは、Quartus II のインス トール・プロセスの一部としてインストールされます。ライブラリから任意 ‘ のアル テラの IP コアを選択し、パラメータ化することができます。アルテラは、様々なア プリケーションをサポートするために IP コアをカスタマイズする可能な統合Parameter Editor を提供します。Parameter Editor では、パラメータ値の設定とオプショ ン・ポートの選択を利用してガイドします。 以下のセクションでは、アルテラの IP コアの一般的なインストール、デザイン・フ ロー、評価、および生産使用を説明します。
インストールおよびライセンス
アルテラの IP ライブラリは、Quartus® II ソフトウェアと共に配布されます。また、 アルテラのウェブサイト（www.altera.co.jp）からダウンロードすることもできます。 図 2–1 に、アルテラの IP コアをインストールした後のディレクトリ構造を示しま す。この場合、<path> が Quartus II ソフトウェアのインストール・ディレクトリで す。 Windows でのデフォルトのインストール・ディレクトリは、C:\altera\<version number> です。Linux では、 /opt/altera<version number> です。
ライセンスを購入する前に IP コアをシミュレーションおよびハードウェア上で評価 することができます。ほとんどのアルテラの IP コアは、アルテラの無償の OpenCore Plus 評価機能がこのために使用されます。いくつかのアルテラの IP コアは、評価の ためにこの特別な機能を使用する必要はありません。機能とパフォーマンスに満足 するまで、IP コアを評価することができます。生産にデザインを利用するときは、 IP コアのライセンスを購入する必要があります。 図 2‒1. ディレクトリ構造 src
Contains the libraries. ast_component
Contains the lower-level design files. ip
Contains the Altera MegaCore IP Library and third-party IP cores.
<path>
Installation directory.
altera
Contains the Altera MegaCore IP Library. common
Contains shared components. fir_compiler_ii
2‒2 第 2 章 : 使用法 MegaWizard Plug-In Manager デザイン・フロー
アルテラの IP コアのライセンスを購入してから、アルテラ ・ウェブサイト （www.altera.co.jp/licensing）でライセンス・ファイル を要求して、お使いのコン ピュータにインストールできます。ライセンス・ファイルを要求すると、アルテラ から電子メールで license.dat ファイルが送信されます。インターネットをご利用い ただけないお客様は、アルテラの販売代理店にお問い合わせください。 f インストールおよびライセンスの追加情報について詳しくは、「アルテラ・ソフト ウェアのインストールおよびライセンス」 のを参照してください。
MegaWizard Plug-In Manager デザイン・フロー
MegaWizard™ Plug-In Manager フローでは、FIR コンパイラ II MegaCore ファンクション をカスタマイズし、手動で MegaCore ファンクションのバリエーションを Quartus II デザインに組み込むことができます。
パラメータの指定
MegaWizard Plug-in Manager フローを使用するには、以下のステップを実行します。 1. Quartus II ソフトウェアの File メニューから New Project Wizard を選択して、新規
のプロジェクトを作成します。
2. Tools メニューから MegaWizard Plug-in Manager を起動し、新規のカスタム・メガ ファンクション・バリエーションを作成するには、オプションを選択します。 3. Next をクリックして、Installed Plug-Ins で Filters の FIR Compiler II を選択します。 4. 該当するデバイス・ファミリの名前を確認します。 5. デザインのトップ・レベル出力ファイル・タイプを選択します。ウィザードでは VHDL と Verilog HDL をサポートしています。 6. MegaCore ファンクション・バリエーションのトップ・レベルの出力ファイル名を 指定し、 Next をクリックします。 7. Parameter Settings ページのパラメータを指定します。 パラメータをセットする方 法について、 第 3 章のパラメータの設定を参照してください。 8. Finish をクリックします。 ファイル生成を完了するには、数分かかる場合があり ます。生成の進捗状況およびステータスはレポート・ウィンドウに表示されま す。Parameter Editor は、IP コアのトップ・レベル HDL コード、および Quartus II コンパイラ内で IP コアを処理するのに必要なアサインメントおよび情報が含ま れている .qip ファイルを生成します。また、ミュレーションに必要なファイルは 含まれているシミュレーション・ディレクトリを生成します。 そして、Parameter Editor では、MATLAB 環境で FIR コンパイラ II MegaCore ファンクションのデザイ ンを分析するために使用できる関数が含まれている MATLAB の m- ファイルを生 成します。テストベンチも生成されます。 カスタム IP コア・インスタンスをデザインに統合、シミュレーション、およびコン パイルを実行することができます。IP コア・インスタンスをデザインに統合する時 に適切なピン・アサインメントを行う必要があります。シミュレーションやハード ウェアにデザインをマップする準備ができていない間で、トップ・レベルの信号に 特定のピン・アサインメントを避けるために、仮想ピンを作成することができます。
1 Quartus II ソフトウェア、特に仮想ピンのことおよび MegaWizard Plug-In Manager につい て詳しくは、「Quartus II Help」を参照してください。
第 2 章 : 使用法 2‒3 MegaWizard Plug-In Manager デザイン・フロー
表 2–1 プロジェクト・ディレクトリに IP Toolbench で生成されたファイルを示しま
す。デザイン合成およびシミュレーション・ファイルは、次の 2 つのフォルダで生 成されます。
■ <variation name> フォルダ — Quartus II 合成に使用されるファイルが含まれている
■ <variation name>_sim フォルダ — シミュレーションのために使用されるファイルが 含まれている レポートで指定されるファイルの名前とタイプは、デザインを VHDL または Verilog HDL のいずれで作成したかによって異なります。 表 2‒1. 生成されるファイル ( その１ ) ( 注 1) (2) ファイル名 説明 プロジェクト・ディレクトリのコンパイル・ファイル <variation name>.qip Quartus II コンパイラの MegaCore ファンクション･バリエーションの処 理に必要なすべてのアサインメントおよび他の情報が含まれます。 Parameter Editor から脱出すると、このファイルを現行の Quartus II プ ロジェクトに追加するように促されます。 <variation name>.vhd または .v カスタム MegaCore ファンクションの VHDL または Verilog HDL トップ レベルの記述を定義する VHDL または Verilog HDL ファイルです。デザ イン内部のこのファイルによって定義されたエンティティをインスタ ンスします。QuartusII ソフトウェアでのデザインのコンパイル時にこ のファイルがインクルードされます。 <variation name>.bsf MegaCore ファンクションのバリエーション用 Quartus II ブロック・シ ンボル・ファイルです。Quartus II ブロック図エディタでこのファイル を使用できます。 <variation name> フォルダの合成ファイル
<variation name>_<index>_ast.vhd Avalon-ST インタフェースの VHDL ラッパー・ファイルです。
<variation name>_<index>.sdc このファイルは、バリエーションの設定に基づいて FIR コンパイラ II
の IP コアのタイミング制約を含みます。
<variation name>.<index>.vhd デザイン・エンティティを定義する VHDL ファイルです。
<variation name>_sim フォルダのシミュレーション・ファイル
<variation name>_ast.vhd Avalon-ST インタフェースの VHDL ラッパー・ファイルです。
<variation name>.vhd デザイン・エンティティを定義する VHDL ファイルです。
<variation name>_nativelink.tcl NativeLink シミュレーション・テストベンチ設定を Quartus II プロジェ
クトに割り当てるために使用する Tcl スクリプトです。 <variation name>_msim.tcl この Tcl スクリプトは、カスタマイズされた FIR の MegaCore ファンク ション・バリエーションのシミュレーション・モデルと一緒に VHDL テストベンチをシミュレートするために使用することができます。 <variation name>_mlab.m この MATLAB m ファイルは、カスタマイズされた MegaCore ファンク ション･バリエーションのために、MATLAB シミュレーション・モデル のカーネルを提供します。 <variation name>_model.m この MATLAB m ファイルは、カスタマイズされた MegaCore ファンク ション･バリエーションのために、MATLAB シミュレーション・モデル を提供します。 <variation name>_input.txt このテキスト・ファイルは、MATLAB モデルおよびシミュレーショ ン・テストベンチのための入力データおよびバンク切り替えのパター ン（複数の係数バンクが使用されている場合）を提供します。
2‒4 第 2 章 : 使用法 MegaWizard Plug-In Manager デザイン・フロー
デザインのシミュレーション
FIR コンパイラ II MegaCore ファンクションは、デザイン・シミュレーションの出力 ファイルの数を生成します。カスタム FIR フィルタを作成した後、ModelSim®-Altera
ソフトウェア、MATLAB、または別のサード・パーティのシミュレーション・ツール でデザインをシミュレートすることができます。
ModelSim-Altera ソフトウェアのシミュレーション
Tcl スクリプト （<variation name>_msim.tcl） を使用して ModelSim-Altera ソフトウェア に VHDL のテストベンチをロードすることができます。 このスクリプトでは、FIR フィルタに入力データを提供するために、ファイル <variation name>_input.txt を使用しています。シミュレーションからの出力は、ファ イル <variation name>_output.txt に格納されています。
MATLAB のシミュレーション
MATLAB 環境でシミュレートするには、デザイン・ディレクトリにあるテストベンチ m-file の <variation_name>_model.m を実行します。このスクリプトは、 <variationname>_input.txt ファイルを使用して入力データを提供します。MATLAB シミュレー ションからの出力は、ファイル <variation name>_model_output.txt に格納されていま す。
NativeLink を使用したサード・パーティ・シミュレーション・ツール
のシミュレーション
シミュレーションは、NativeLink を使用して Quartus II ソフトウェアからサード・パー ティ製シミュレーション・ツールを使用して実行できます。 Tcl スクリプト・ファイル <variation name>_nativelink.tcl を使用して、デフォルトの NativeLink テストベンチ設定を Quartus II プロジェクトに割り当てることができます。 Quartus II ソフトウェアで NativeLink を使用してシミュレーションを実行するには、以 下のステップを実行します。 <variation name>_param.txt このテキスト・ファイルは、カスタマイズされた FIR MegaCore ファン クション・バリエーションのために入力および出力パラメータを記録 します。 <variation name>_coef_int.txt テストベンチに係数入力を提供するテキスト・ファイルです（対称性 / 非対称性フィルタのために不完全な係数）。 <variation name>_coef_reload.txt 係数のリロードのオプションがイネーブルされる時、このテキスト・ ファイルは MATLAB モデルの新規のランダム係数入力を提供します。 <variation name>_coef_reload_rtl.txt このテキスト・ファイルには、<variation name>_coef_reload.txt と同じ 係数入力が含まれます。ただし、このファイルは、対称性 / 非対称性 フィルタの不完全な係数を含み、係数のリロードのオプションがイ ネーブルされる場合に、シミュレーション・テストベンチに使用され ます。 表 2‒1の注： (1) <variation name> は自動的に供給されるバリエーション名です。(2) <index> は、コンポーネントが使用されている回数を示す変数です。例えば、 <variation name>_<index>_ast.vhd が FIR_0002_ast.vhd として定義されます。
表 2‒1. 生成されるファイル ( その２ ) ( 注 1) (2)
第 2 章 : 使用法 2‒5 MegaWizard Plug-In Manager デザイン・フロー
1. この章で前述した手順に従って、カスタム MegaCore ファンクションのバリエー ションを作成します。バリエーション名が Quartus II プロジェクト名と一致して いるか確認します。
2. Quartus II ソフトウェアの Tools メニューの Options ページに、サード・パーティ 製 EDA ツールへの絶対パスが設定されているか確認します。
3. Processing メニューから Start を選択し、Start Analysis & Elaboration をクリックし ます。
4. Tools メニューの Tcl scripts をクリックします。Tcl Scripts ダイアログ・ボックス で <variation name>_nativelink.tcl を選択して、Run をクリックします。 Tcl スクリ プトが正常にロードされたことを確認するメッセージをチェックします。 5. Assignments メニューの Settings をクリックして、EDA Tool Settings を展開し、
Simulation を選択します。 Tool Name でシミュレータを選択し、NativeLink Settings
で Compile Test Bench を選択して、Test Benches をクリックします。
6. Tools メニューで EDA Simulation Tool をポイントして、Run EDA RTL Simulation を クリックします。
Quartus II ソフトウェアは、シミュレータを選択し、アルテラのライブラリ、デザ イン・ファイル、およびテストベンチをコンパイルします。テストベンチが実行 して、波形ウィンドウには、分析のためのデザイン・シグナルを示します。
f 詳細は、「Quartus II ハンドブックVolume 3」の「Simulating Altera IP in Third-Party
Simulation Tools」 の章を参照してください。 1 データ・ストレージがクリアされている場合、IP 機能シミュレーション・モデルは 正しいデータのみを出力します。データ・ストレージがクリアされていない場合、 機能シミュレーション・モデルは不定なデータを出力します。関連するサンプルが 利用可能になる前に必要なクロック・サイクル数は、N です。ただし、N = （チャネ ル数）x （係数の数）x （出力計算に必要なクロック・サイクル数）。 FIR コンパイラ II MegaCore ファンクションによる生成されたファイルのリストにつ いて詳しくは、2–3 ページの表 2–1を参照してください。
デザインのコンパイルおよびデバイスのプログラム
MegaWizard Plug-In Manager を使用して IP コアを定義およびインスタンス化した後、 デザインをコンパイルすることが必要であり、FPGA をコンフィギュレーションする ためのプログラミング・ファイルを作成できます。 いくつかのアルテラ IP コアはコンパイル前に制約を適用する必要がります。これら の制約ファイルは、ピン・アサインメントを作成し、 IP コア・インスタンスがタイ ミング要求を満足していることを確認できます。 制約ファイルを適用した後で、IP コアに適切な場合、デザインをコンパイルするた めに Quartus II ソフトウェアで、Processing メニューの Start Compilation コマンドを使 用することができます。デザインをコンパイルした後、ターゲットのアルテラ・デ バイスを Programmer にプログラムし、ハードウェア内でデザインを検証できます。
2‒6 第 2 章 : 使用法 MegaWizard Plug-In Manager デザイン・フロー
3. パラメータの設定
この章では、FIR コンパイラ II MegaCore ファンクションに使用可能なパラメータに ついて説明します。
Parameter Editor の仕様方法について詳しくは、2–2 ページの「MegaWizard Plug-In
Manager デザイン・フロー」を参照してください。
Parameter Settings では、以下の 3 つのページがあります。
■ フィルタ仕様ページ
■ Input and Output Options ページ
■ Implementation Options ページ
フィルタ仕様ページ
FIR フィルタは係数で定義されます。 FIR コンパイラ II MegaCore ファンクションの係 数設定方法には、以下のオプションがあります。 ■ Parameter Editor でフィルタの設定と係数のオプションを指定することができま す。フィルタ設定のコンフィギュレーションに関係なく、FIR コンパイラ II MegaCore ファンクションがデフォルトで 37 タップ係数セットを提供します。ス ケーリングされた値と固定小数点の値は、係数のビット幅の設定に基づいて再計 算されます。より高い係数のビット幅で欲する元の周波数応答により近い固定周 波数応答があります。その代わりに、高いリソース使用量の費用になります。 ■ ファイルから係数をロードすることができます。例えば、MATLAB などの別のア プリケーションまたはユーザーが作成したプログラムで係数を作成し、ファイル に保存して FIR コンパイラ II MegaCore ファンクションにインポートすることがで きます。詳細については、3–2 ページの「ファイルから係数のロード」を参照し てください。 表 3–1 に、フィルタ仕様のパラメータを示します。 表 3‒1. フィルタ仕様のパラメータ ( その１ ) パラメータ 値 説明 フィルタの設定 Filter Type Single Rate Decimation Interpolation Fractional Rate FIR フィルタのタイプを指定します。デフォルト値 は Single Rate です。 Interpolation Factor 1 ～ 64 オリジナル・サンプルの間で生成する余分なポイン ト数を指定します。デフォルト値は 1 です。 Decimation Factor 1 ～ 64 オリジナル・サンプルの間で削除するデータ・ポイ ントの数を指定します。デフォルト値は 1 です。
3‒2 第 3 章 : パラメータの設定 フィルタ仕様ページ
ファイルから係数のロード
ファイルから係数セットをロードするには、次のステップを実行します。 1. File Path ボックスで、係数セットを含む .txt ファイルを指定します。 係数ファイルには、1 行に 1 つの係数は必要であり、ファイルの終わりに改行が ありません。浮動小数点、固定小数点数、または科学記法を使用することができ ます。複数の係数セットは係数セットの配列を指定することによってサポートさ れています。行数は、必要なバンク数を指定します。すべての係数セットは、同 じ対称性のタイプと同じタップ数がある必要があります。 図 3–1 に、5 タップを含む、2 つの対称対な例を示します。 L-th Band Filter All taps Half band 3 ～ 5 番目 適切な L バンド・ナイキスト・フィルタを指定しま す。 これらのフィルタの各 L 番目係数は、センタ・ タップから数えて、ゼロです。デフォルト値は All taps です。 Number of Channels 1 ～ 128 処理する固有の入力チャネル数を指定します。 デ フォルト値は 1 です。 係数のオプションCoefficient Data Type Signed Binary
Signed Fractional Binary
係数入力データ・タイプを指定します。フィルタリ ング処理中に、 どのビットが保存、またどのビット が削除されることをモニタする場合、Signed
Fractional Binary を選択します。
Coefficient Bit Width 2 ～ 32 係数幅を指定します。デフォルト値は 8 ビットで
す。
Coefficient Fractional Bit
Width 0 ～ 32
係数データ・タイプとして Signed Fractional Binary を選択すると、フィルタに係数データ入力の幅を指 定します。
周波数応答の表示
Show Coeffificient Bank 0 ～係数バンクの数 -1 係数の表と周波数応答のグラフで表示する係数バン
クを指定します。
File Path
File Path URL 係数をロードするどのファイルを指定します。
「ファイルから係数のロード」を参照してください。
表 3‒1. フィルタ仕様のパラメータ ( その２ )
パラメータ 値 説明
図 3‒1. 係数のファイル・フォーマット（5 タップを含む、2 つの対称対な係数セッ ト）
第 3 章 : パラメータの設定 3‒3 Input and Output Options ページ
1 ファイルの終わりに追加改行を挿入しないでください。FIR コンパイラ II
MegaCore ファンクションは、直近の過去の係数の値を持つ追加の係数とし て各キャリッジリターンを解釈します。ファイルは、最低 5 つの非ゼロ係 数が必要です。
2. Parameter Editor の Filter Specification では、Apply をクリックして係数セットをイ ンポートします。
係数セットをインポートすると、浮動小数点係数の周波数応答が青く表示され、固 定小数点係数が赤く表示されます。
FIR コンパイラ II MegaCore ファンクションは係数セット上のスケーリングをサポー トします。
Input and Output Options ページ
表 3–2 に、パラメータのオプションを示します。
表 3‒2. Input and Output Options
パラメータ 値 説明
Input Options
Input Data Type Signed Binary
Signed Fractional Binary
入力データが符号付きバイナリまたは符号付き小数 のバイナリ・フォーマットであるかどうかを指定し ます。フィルタリング処理中に、 どのビットが保存、 またどのビットが削除されることをモニタする場 合、Signed Fractional Binary を選択します。
Input Bit Width 1 ～ 32 フィルタに送られる入力データの幅を指定します。
デフォルト値は 8 ビットです。
Input Fractional Bit Width 0 ～ 32
係数データ・タイプとして Signed Fractional Binary を選択すると、フィルタに係数データ入力の幅を指 定します。デフォルト値は 0 ビットです。
Output Options
Output Data Type Signed Binary
Signed Fractional Binary
入力データが符号付きバイナリまたは符号付き小数 のバイナリ・フォーマットであるかどうかを指定し ます。フィルタリング処理中に、 どのビットが保存 され、またどのビットが削除されることをモニタす る場合、Signed Fractional Binary を選択します。
Output Bit Width 0 ～ 32 フィルタからの出力データ（制限付き精度で）の幅
を指定します。
Output Fractional Bit Width 0 ～ 32
出力データとして Signed Fractional Binary を選択す ると、フィルタからの出力データ（制限付き精度 で）の幅を指定します。
Output MSB rounding Truncation/ Saturating 最上位ビット（MSB）を切り捨て処理または飽和処
理にするかどうかを指定します。
MSB Bits to Remove 0 ～ 32
切り捨て処理または飽和処理をする MSB ビットの 数を指定します。 この値は、その対する整数ビット または小数ビットを超えてはなりません。
3‒4 第 3 章 : パラメータの設定 Input and Output Options ページ
符号付き小数バイナリ
FIR コンパイラ II は、符号付き小数バイナリ表記のは 2 つの補数をサポートしてお り、フィルタリング処理中に、 どのビットが保存され、またどのビットが削除される ことをモニタできます。符号付きバイナリ小数のフォーマットは、次の通りです。
<sign> <integer bits>.<fractional bits>
符号付きバイナリ小数は、以下のように解釈されます。 <sign> <x1 integer bits>.<y1 fractional bits> 元のデータ入力
<sign> <x2 integer bits>.<y2 fractional bits> 元の係数データ
<sign> <i integer bits>.<y1 + y2 fractional bits>FIR 計算後の完全精度 <sign> <x3 integer bits>.<y3 fractional bits> 制限精度後の出力データ
ここで、 i = ceil(log2(number of coefficients)) + x1 + x2
例えば、数は 3 の小数ビット、4 の整数ビットおよび 1 の符号ビットがある場合、全 体 8 ビットの整数を 8 で割って、バイナリ小数部を持つ数を出します。
総ビット数は、符号ビット + 整数のビット + 小数部分のビットに等しいです。符号 + 整数のビットは Input Bit Width – Input Fractional Bit Width（少なくとも 1 ビットは符号 用として指定しなければならないという制限を持つ）に等しいです。T
MSB と LSB の切捨て、
飽和処理、および丸め処理
Parameter Editor 上の出力オプションを使用すると、最上位ビット (MSB) を切り捨て または飽和処理して、最下位ビット (LSB) を切り捨てまたは丸め処理することができ ます。飽和、切捨て、および丸め処理は非線形操作です。 表 3–3 にフィルタの精度を制限するオプションを示します。Output LSB rounding Truncation/ Rounding 最下位ビット（LSB）を切り捨てるか、丸め処理す
るかを指定します。
LSB Bits to Remove 0 ～ 32
切捨てるまたは丸め処理する最下位ビット（LSB） の数を指定します。この値は、その対する整数ビッ トまたは小数ビットを超えてはなりません。
表 3‒2. Input and Output Options
パラメータ 値 説明 表 3‒3. 精度を制限するオプション ビット範 囲 オプ ション 結果 MSB 切捨て 切り捨て処理では、フィルタは指定されたビットを無視します （図 3–2を参照）。 飽和 飽和処理では、フィルタされた出力が表示可能な正または負の 最大値より大きい場合、出力は正または負の最大値に強制（す なわち、飽和処理）されます。 LSB 切捨て MSB の場合と同じ処理 丸め処 理 出力は丸められます。
第 3 章 : パラメータの設定 3‒5 Implementation Options ページ 図 3–2 に MSB および LSB からのビットの削除例を示します。
Implementation Options ページ
表 3–4に、実装オプションを示します。 図 3‒2. MSB および LSB からのビットの削除 D15 D14 D13 D12 D11 D10 D9 D8 . . D0 D9 D8 . . D0Bits Removed from MSB
Full Precision Limited Precision D15 D14 . . . . D4 D3 D2 D1 D0 D11 D10 . . . D1 D0
Bits Removed from LSB
Full Precision Limited Precision D15 D14 D13 D12 . . . D3 D2 D1 D0 D10 D9 . . . D1 D0
Bits Removed from both MSB & LSB
Full Precision Limited Precision 表 3‒4. 実装オプション ( その１ ) パラメータ 値 説明 周波数の仕様 Clock Frequency (MHz) 1 ～ 500 入力クロックの周波数を指定します。デフォルト値は 100 MHz です。 Clock Slack 整数 クロック周波数のパイプライン量、およびサンプル・ レートの比に対するクロックを個別に制御しことができ ます。デフォルト値は 0 です。
Input Sample Rate (MSPS) 整数 受信データのサンプル・レートを指定します。 デフォル
ト値は 100 です。 Speed Grade Fast Medium Slow クロック周波数を満たすために必要なリソースに対して ハードウェアのサイズのバランスをとることで、ター ゲット・デバイスのスピード・グレードを指定します。 デフォルト値は Medium です。 対象性のオプション Symmetry Mode Non Symmetry Symmetrical Anti-Symmetrical フィルタ・デザインは、非対称、対称、または反対称の 係数を使用するかどうかを指定します。デフォルト値は Non Symmetry です。 係数リロードのオプション Coefficients Reload — 係数をリロードできるようにするには、このオプション をオンにします。このオプションでは、実行時に係数の 値を変更することができます。このオプションをオンに すると、追加の入力ポートがフィルタに追加されます。 Base Address 整数 メモリ・マップド係数のベース・アドレスを指定します。 Read/Write mode Read Write Read/Write 構築するためのアドレス・デコードのタイプを決定する モードをリード・モードおよびライト・モード指定しま す。
3‒6 第 3 章 : パラメータの設定 Implementation Options ページ
メモリおよび乗算器のトレードオフ
デザインがロジックに合成されると、多くの場合、遅延ブロックが作成されます。 FIR コンパイラ II MegaCore ファンクションは、ロジック・エレメント（LE）とブ ロック・メモリ（M512、M4K、M9K、または M144K）の間の実装のバランスをとろ うと試みます。正確なトレードオフはターゲットされた FPGA ファミリに依存します が、一般に、使用される絶対的なシリコン領域を最小化するように試みます。例え ば、1 つの RAM ブロックが 2 つのロジック・アレイ・ブロック（LAB）のシリコン 領域を占有している場合、20 を超える LE（2 つの LAB）を必要とする遅延は、1 つ の RAM ブロックとして実装されます。これは通常、適切ですが、このトレードオフ を変更する場合もあります。 表 3–5、表 3–6、表 3–7、および表 3–8に、メモリおよび乗算器のスレッショルド・ トレードオフおよびその使用例を示します。 フローのコントロール
Back Pressure Support —
バックプレッシャ・サポートをイネーブルするには、こ のオプションをオンにします。このオプションをオンに すると、シンクがその FIFO がフルである場合、またはそ の出力ポート上に輻輳が発生した場合、データ・フロー をストップするためにソースを通知します。 リソース使用率の設定 Device Family サポートされるデバイ スのメニュー ターゲット・デバイス・ファミリを指定します。
LEs / Small RAM Block
Threshold 整数
LEs/ 小型 RAM ブロック・スレッショルド間のリソースの バランスをビットで指定します。デフォルト値は 20 で す。 詳しくは、3–6 ページの「メモリおよび乗算器のト
レードオフ」を参照してください。
Small / Medium RAM
Block Threshold 整数
小型 RAM ブロックと中型 RAM ブロックのスレッショル ド間のリソースのバランスをビットで指定します。デ フォルト値は 1280 です。詳しくは、3–6 ページの「メモ
リおよび乗算器のトレードオフ」を参照してください。
Medium / Large RAM
Block Threshold 整数 中型 RAM ブロックと大型 RAM ブロックのスレッショル ド間のリソースのバランスをビットで指定します。 デ フォルト値は 1000000 です。詳しくは、3–6 ページの 「メモリおよび乗算器のトレードオフ」を参照してくださ い。
LEs / DSP Block Multiplier
Threshold 整数 LEs/DSP ブロック乗算器のスレッショルド間のリソース のバランスをビットで指定します。 デフォルト値は -1 で す。詳しくは、3–6 ページの「メモリおよび乗算器のト レードオフ」を参照してください。 表 3‒4. 実装オプション ( その２ ) パラメータ 値 説明
表 3‒5. CDelay RAM Block スレッショルド ( その１ )
説明 単純遅延 LE と小型 ROM ブロック間のトレードオフ。使用される LE 数がこのパラメータよ り大きな遅延サイズの場合は、遅延はブロック RAM として実装されます。
デフォルト
