HardCopy IIIデバイスの外部メモリ・インタフェース

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。

外部メモリ・インタフェース

はじめに

Stratix® _{III の I/O 構造と同じように、HardCopy}®_{III の I/O 構造は既存}

および新たに登場する外部メモリ規格に対して柔軟で高性能なサポート を提供するために再設計されています。これらには、DDR3、DDR2、 DDR SDRAM、QDRII+、QDRII SRAM、および RLDRAM II などの高 性能 DDR メモリ規格が含まれます。

HardCopy III デバイスでは、Stratix III デバイスと同じ外部メモリ・イ ンタフェース機能を提供しています。これらの機能には、DLL（Delay-Locked Loop）、PLL（Phase-ンタフェース機能を提供しています。これらの機能には、DLL（Delay-Locked Loop）、ダイナミック On-Chip Termination（チップ内終端）、配線パターン・ミスマッチ補正、リード およびライト・レベリング、デスキュー回路、ハーフ・データ・レート （HDR）ブロック、4 ∼ 36 ビット DQ グループ幅、および HardCopy III デバイスの全サイドでの DDR 外部メモリ・サポートなどがあります。 HardCopy III デバイスは、新しい小型のモジュール・ベースの I/O バン ク構造により、幅広い外部メモリ・インタフェースに迅速かつ容易に適 合する効率的なアーキテクチャを提供します。

HardCopy III デバイスは、Stratix III デバイスと同じ外部メモ リ・インタフェースに対する I/O 規格および実装ガイドライン をサポートするように設計されています。

さらに、HardCopy III の I/O 構造を活用するように最適化されたセル フ・キャリブレート・メガファンクション（ALTMEMPHY）と新しい Quartus®_{II タイミング解析ツールである TimeQuest タイミング・アナ}

ライザは、プロセス、電圧、および温度（PVT）のばらつきに対して信 頼性のある、高い動作周波数のための完全なソリューションを提供します。

表 7–1および表 7–2に、外部メモリ・デバイスで HardCopy III デバイス がサポート可能な最大クロック・レートを示します。

図 7–1に、PLL、DLL、および I/O バンクを表す HardCopy III 外部メ

モリ・サポートのパッケージの底面図を示します。I/O バンク数および PLL 数は、デバイス集積度によって異なります。 表 7–1. 外部メモリ・インタフェースに対する HardCopy III の最大 クロック・レートのサポート（ハーフ・レート・コントローラ搭載） 注 (1) メモリ規格 トップおよび ボトム I/O バンク レフトおよび ライト I/O バンク DDR3 SDRAM TBD TBD DDR2 SDRAM TBD TBD DDR SDRAM TBD TBD QDRII+ SRAM TBD TBD QDRII SRAM TBD TBD RLDRAM II TBD TBD 表 7–1の注 : (1) シリコン特性評価待ちです。 表 7–2. 外部メモリ・インタフェースに対する HardCopy III の最大 クロック・レートのサポート（フル・レート・コントローラ搭載） 注 (1) メモリ規格 トップおよび ボトム I/O バンク レフトおよび ライト I/O バンク DDR2 SDRAM TBD TBD DDR SDRAM TBD TBD 表 7–2の注 : (1) シリコン特性評価待ちです。

図 7–1. HardCopy III パッケージ底面図 注 (1)、(2)、(3)

図 7–1の注 :

(1) I/O バンク数および PLL 数は、デバイス集積度によって異なります。

(2) すべての HardCopy III デバイスは、I/O バンク 1B、2B、5B、および 6B をサポートしていません。

(3) HC311、HC321、HC331、HC351、および HC361 デバイスは、各サイドに 1 個の PLL のみ備えています。これ らのデバイスは、I/O バンク 3B、4B、7B、および 8B はサポートしていません。 DLL1 8A 8B 8C 7C 7B 7A 1A 1C 2C 2A 3A 3B 3C 4C 4B 4A 5A 5C 6C 6A PLL_T1 PLL_T2 PLL_L2 PLL_L3 PLL_R2 PLL_R3 PLL_B2 PLL_B1 PLL_L1 DLL4 PLL_R1 PLL_R4 DLL3 PLL_L4 DLL2

図 7–2に、HardCopy III I/O エレメント（IOE）機能で使用されるメモ リ・インタフェース・データ・パスの概要を示します。 図 7–2. 外部メモリ・インタフェース・データ・パスの概要 注 (1)、(2)、(3) 図 7–2の注 : (1) 各レジスタ・ブロックはバイパスできます。 (2) 各メモリ・インタフェースのブロックは多少異なります。 (3) これらの信号はメモリ規格に応じて、双方向または単方向になります。双方向のとき信号は、リードおよびライ ト動作の両方でアクティブになります。 この章では、各 DDR メモリ規格の高速メモリ・インタフェースをサポー トする HardCopy III デバイスのハードウェア機能について説明します。 HardCopy III デバイスは、DLL、PLL、ダイナミック OCT、リード / ラ イト・レベリング、およびデスキュー回路を特長としています。

メモリ・イン

タフェース・

ピンのサポート

標準的なメモリ・インタフェースでは、データ・ピン（D、Q、または DQ）、データ・ストローブ・ピン（DQS、DQSn/SQn）、アドレス・ピ ン、コマンド・ピン、およびクロック・ピンが必要です。一部のメモリ・ インタフェースでは、データ・マスク（DM）ピンを使用してライト・ マスキングおよび QVLD ピンをイネーブルして、リード・データをキャ プチャできる状態であることを示します。この項では、HardCopy III デ バイスでこれらのピンをサポートする方法について説明します。 DDR Output Registers Memory HardCopy III ASIC

DLL DDR Input Registers Alignment & Synchronization Registers

Half Data Rate Output Registers

Clock Management & Reset

4n 2n n n 2n 4n FIFO (2) DQ (Read) DQ (Write) DQS Logic Block DQS (Read)

Half Data Rate Input Registers

2n

DDR Output Registers Half Data Rate

Output Registers 4 2 DQS (Write) Resynchronization Clock Alignment Clock DQS Write Clock Half-Rate Resynchronization Clock Half-Rate Clock Alignment Registers Alignment Registers 2n 2 DQ Write Clock

データおよびデータ・クロック / ストローブ・ピン

HardCopy III DDR メモリ・インタフェースのリード・データ・ストロー ブまたはクロックは、DQS ピンと呼ばれます。DQS ピンは、メモリ規 格に応じて、双方向シングル・エンド信号（DDR2 および DDR SDRAM）、 双 方向 差 動 信 号（DDR3 お よ び DDR2 SDRAM）、単 方 向 差動 信 号 （RLDRAM II）、または単方向コンプリメンタリ信号（QDRII+ および QDRII SRAM）になります。単方向リードおよびライト・データ・スト ローブまたはクロックを HardCopy III DQS ピンに接続します。 HardCopy III デバイスは、差動リード・データ・ストローブ / クロック 動作用の差動入力バッファ、およびコンプリメンタリ・リード・データ・ ストローブ / クロック動作用の各 CQn ピンのための独立した DQS ロ ジック・ブロックを提供します。HardCopy III ピン・テーブルでは、差 動 DQS ピン・ペアは DQS ピンと DQSn ピンとして、コンプリメンタリ DQS 信号は DQS ピンと CQn ピンとして表記されます。このピン・テー ブルでは、DQS ピンと CQn ピンは別々に記載されています。各 CQn ピ ンは DQS ロジック・ブロックに接続され、シフトされた CQn 信号は DQS IOE レジスタのネガティブ・エッジ入力レジスタに入ります。 333 MHz より高速で動作する DDR2 SDRAM インタフェースに 対する差動 DQS 信号方式の使用 HardCopy III の DDR メモリ・インタフェース・データ・ピンは、DQ ピンと呼ばれます。DQ ピンは DDR3、DDR2、および DDR SDRAM お よび RLDRAM II コモン I/O（CIO）インタフェースでは双方向信号、 QDRII+、QDRII SRAM、および RLDRAM II の個別 I/O（SIO）デバイ スでは単方向信号にすることができます。単方向読み出しデータ信号を HardCopy III DQ ピンに接続し、単方向書き込みデータ信号を読み出し DQS/DQ グループ以外の DQS/DQ グループに接続します。さらに、こ のライト DQS/DQ グループに関連する DQS/DQSn ピンに、ライト・ク ロックを割り当てる必要があります。ライト・クロックには DQS/CQn ピンのペアを使用しないでください。 書き込みデータ信号に DQS/DQ グループを使用することで、出 力スキューが小さくなり、ライト・レベリング回路（DDR3 SDRAM インタフェース用）へのアクセスが可能になり、バー ティカル・マイグレーションを可能にします。また、これらの ピンはバス上の信号間の遅延ミスマッチを補正可能なデス キュー回路にもアクセスします。

表 7–3に、HardCopy III デバイスと外部メモリ・デバイス間のピン接続 の概要を示します。 表 7–3. HardCopy III メモリ・インタフェース・ピンの利用 （１ / ２） ピンの説明 メモリ規格 HardCopy III が使用するピン 読み出しデータ すべて DQ 書き込みデータ すべて DQ (1) パリティ、DM、 BWSn、QVLD、 ECC すべて DQ (1)、(2) リード・ ストローブ / クロック DDR3 SDRAM DDR2 SDRAM （差動 DQS 信号方式を使用）(3) RLDRAM II 差動 DQS/DQSn DDR2 SDRAM （シングル・エンド DQS 信号方式を使用）(3) DDR SDRAM シングル・エンド DQS QDRII+ SRAM QDRII SRAM コンプリメンタリ DQS/CQn ライト・クロック QDRII+ SRAM (4) QDRII SRAM (4) RLDRAM II SIO 任意の未使用 DQS および DQSn ピンのペア (1)

Altera Corporation 7–7 2008 年 5 月 HardCopy III デバイス・ハンドブック Volume 1 DQS ピンおよび DQ ピンの位置は、ピン・テーブルで固定されていま す。メモリ・インタフェース回路は、どの HardCopy III I/O バンクでも 使用できます。すべてのメモリ・インタフェース・ピンは、DDR3、 DDR2、および DDR SDRAM、QDR II+、QDRII SRAM、および RLDRAMII デバイスをサポートするのに必要な I/O 規格をサポートします。

メモリ・クロック DDR3 SDRAM mem_clk[0]およびmem_clk_n[0]信号に対する

DIFFIO_RX機能を備えた任意の未使用 DQ または DQS ピン。 mem_clk[n:1]およびmem_clk_n[n:1]信号に 対するDIFFOUT機能を備えた任意の未使用 DQ または DQS ピン（ここで、n は 1 以上です）。 DDR2 SDRAM （差動 DQS 信号方式を使用） mem_clk[0]およびmem_clk_n[0]信号に対する 任意のDIFFIO_RXピン。 mem_clk[n:1]およびmem_clk_n[n:1]信号に 対する任意の未使用DIFFOUTピン （ここで、n は 1 以上です）。 DDR2 SDRAM （シングル・エンド DQS 信号方式を使用） DDR SDRAM RLDRAM II 任意のDIFFOUTピン QDRII+ SRAM (4) QDRII SRAM (4) 任意の未使用 DQSn ピンのペア (1) 表 7–3の注 : (1) 書き込みデータ信号が単方向の場合は、データ・マスク・ピンを含めて、リード DQS/DQ グループ以外の個別 の DQS/DQ グループにそれらを接続します。DQS/DQ グループと関連のある DQS および DQSn ピン・ペアに ライト・クロックを接続します。DQS および CQn ピン・ペアをライト・クロックとして使用しないでください。 (2) BWSn、NWSn、および DM ピンは、ライト DQS/DQ グループの一部でなければなりませんが、パリティ、 QVLD、および ECC ピンはリード DQS/DQ グループの一部でなければなりません。 (3) DDR2 SDRAM は、シングル・エンドまたは差動 DQS 信号方式のいずれかをサポートします。 (4) 通常、QDRII+/QDRII SRAM デバイスは、ライトおよびメモリ・クロック・ピン（K/K# クロック）の両方に同 じクロック信号を使用して、データ信号、アドレス信号、およびコマンド信号をラッチします。この場合、ク ロックは DQS/DQ グループの一部でなければなりません。 表 7–3. HardCopy III メモリ・インタフェース・ピンの利用 （２ / ２） ピンの説明 メモリ規格 HardCopy III が使用するピン

HardCopy III デバイスは、×4、×8/×9、×16/×18、または ×32/×36 の DQ バス・モードで、DQS および DQ 信号をサポートします。ただし、一部 のデバイスは ×32/×36 の DQS バス・モードをサポートしません。これ らのピンの一部がメモリ・インタフェースに使用されていないときは、 ユーザー I/O として使用できます。さらに、クロッキングに使用されて いない任意の DQSn または CQn ピンを DQ（データ）ピンとして使用 できます。表 7–4 に、DQS および DQSn/CQn ピン・ペアを含む各 DQS/DQ バス・モードのピン・サポートを示します。 一部の ×4 グループの DQS/DQSn ピンは、RUP/RDNピンとしても使用 できます（ピン・テーブルに記載）。ピン・メンバの一部が OCT キャリ ブレーション用の RUPおよび RDNピンとして使用されている場合、×4 DQS/DQ グループはメモリ・インタフェース用には使用できません。以 下のいずれかに該当する場合は、この ×4 DQS/DQ グループを含む ×8/×9 グループを使用することができます。 ■ 差動 DQS ピンと一緒に DM ピンを使用しない。 ■ コンプリメンタリまたは差動 DQS ピンを使用しない。 表 7–4. HardCopy III DQS/DQ バス・モードのピン数 注 (1)、(2)、(3)、(4)、(5) モード DQSn サポート CQn サポート パリティ または DM （オプション） QVLD （オプション） グループごとの 標準データ・ ピン数 グループごとの 最大データ・ ピン数 ×4 ○ × × × 4 5 ×8/×9 ○ ○ ○ ○ 8 または 9 11 ×16/×18 ○ ○ ○ ○ 16 または 18 23 ×32/×36 ○ ○ ○ ○ 32 または 36 47 表 7–4の注 : (1) QVLD ピンは、ALTMEMPHY メガファンクションでは使用されません。 (2) これは、シングル・エンド DQS 信号方式で DQS バス・ネットワークに接続された DQ ピン（パリティ、デー タ・マスク、および QVLD ピンを含む）の最大数を表します。差動またはコンプリメンタリ DQS 信号方式を使 用するときは、グループあたりのデータの最大数は 1 つ少なくなります。この数は個々のデバイスで DQS/DQ グループごとに変ります。 グループごとの正確な数は、ピン・テーブルで確認してください。 (3) ×8/×9 グループは 2 つの ×4 DQS/DQ グループを統合して作成されるため、このグループの総ピン数は 12 本に なります。 (4) ×16/×18 グループは、4 つの ×4 DQS/DQ グループを統合して作成されます。 (5) ×32/×36 グループは、8 つの ×4 DQS/DQ グループを統合して作成されます。

Altera Corporation 7–9 2008 年 5 月 HardCopy III デバイス・ハンドブック Volume 1 これが行えるのは、それぞれ合計 6 本のピンにより×4 モードで 2 つの DQS/DQグループを統合してグループが形成されているため、DQS/DQ ×8/×9グループは実際には12ピンで構成されるためです（表 7–4を参照）。 標準的な×8 メモリ・インタフェースは、1 本の DQS ピン、1 本の DM ピン、および 8 本の DQ ピンの 10 ピンで構成されます。ピン・アサイ ンメントを慎重に選択する場合、RUPおよび RDNに対して 2 本の余分な ピンを使用できます。DDR3 SDRAM インタフェースでは、差動 DQS を 使用しなければなりません。これは余分なピンが 1 本しかないことを意 味します。このケースでは、RUPおよび RDNピンに対して異なるピン位 置を選択します（例えば、アドレスおよびコマンド・ピンを含むバンク において）。 RUP および RDN ピンは CQn ピンとの兼用のため、×9 QDRII+/QDRII SRAM デバイスの使用時には、RUPピンと RDNピンを DQS/DQ グルー プ・ピンと共有して使用することはできません。このケースでは、RUP ピンと RDNピンに対して、異なるピン位置を選択して、メモリ・インタ フェースのピン配置との競合を回避します。RUPピンおよび RDNピンを データ・ライト・グループまたはアドレス・ピンおよびコマンド・ピン と同じバンクに配置することを選択できます。ピン・メンバが RUPピン および RDNピンとして使用されている×4 グループを含む、×16/×18 ま たは×32/×36 DQS/DQ グループの使用に関する制約はありません。こ れらのグループには、DQS ピンとして使用できる十分な数の余分なピン が含まれています。 メンバが RUP および RDNに使用されている ×8/×9、×16/×18、または ×32/×36 DQS/DQ グループに対して、DQS および DQ ピンを手動で選択 しなければなりません。そうしないと、具体的なピン割り当てが存在し ない場合、Quartus II ソフトウェアはこれらのピンを正しく配置できず、 “no-fit”になることがあります。 表 7–5に、HardCopy III デバイスのサイドごとの最大 DQS/DQ グルー プ数を示します。HardCopy IIIデバイスの各バンクで使用可能なDQS/DQ グループ数について詳しくは、図 7–3∼図 7–5を参照してください。こ れらの図は、特定の HardCopy III デバイスのパッケージ底面図を示し ています。

表 7–5. HardCopy III デバイスの各サイドの DQS/DQ グループ数 注 (1)、(2) デバイス パッケージ サイド ×4 ×8/×9 ×16/×18 ×32/×36 HC311/ HC321/ HC331/ HC351/ HC361 780 ピン FineLine BGA レフト 14 6 2 0 ボトム 17 8 2 0 ライト 14 6 2 0 トップ 17 8 2 0 HC322/ HC332 1,152 ピンFineLine BGA レフト 26 12 4 0 ボトム 26 12 4 0 ライト 26 12 4 0 トップ 26 12 4 0 HC352/ HC362/ HC372 1,152 ピン FineLine BGA レフト 26 12 4 0 ボトム 26 12 4 0 ライト 26 12 4 0 トップ 26 12 4 0 1,517 ピン FineLine BGA レフト 26 12 4 0 ボトム 38 18 8 4 ライト 26 12 4 0 トップ 38 18 8 4 表 7–5の注 : (1) 数値は暫定仕様です。 (2) 一部の DQS/DQ ピンは、RUP/RDNピンとして使用することもできます。これらのピンを OCT キャリブ レーション用の RUPピンおよび RDNピンとして使用する場合、1 つの DQS/DQ グループを失います。選 択する DQS/DQ グループが OCT キャリブレーション用に使用されていないことを確認してください。

図 7–3. 780 ピン FineLine BGA パッケージの HC311、HC321、HC331、HC351、および HC361 デバイスにおける各バンクの DQS/DQ グループ数 注 (1)、(2) 図 7–3の注 : (1) 数値は暫定仕様です。 (2) これらのデバイスは、×32/×36 モードをサポートしていません。 (3) 一部の ×4 グループの DQS/DQSn ピンは、RUP/RDNピンとして使用できます。グループ内の 2 本のピンが、OCT キャリブレーション用の RUPピンおよび RDNピンとして使用されている場合、メモリ・インタフェース用に ×4 グ ループを使用することはできません。この場合でも、×4 グループを含む ×16/×18 グループを使用することはでき ます。ただし、これらの ×4 グループを含む ×8/×9 グループの使用には制約があります。 (4) すべての I/O ピン数は、8 本の専用クロック入力（CLK1p、CLK1n、CLK3p、CLK3n、CLK8p、CLK8n、CLK10p、 およびCLK10n) を含みます。 DLL 1 DLL 4 I/O Bank 8A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 8C 24 User I/Os x4=2 x8/x9=1 x16/x18=0 I/O Bank 7C 24 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 7A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 1A (3) 32 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 1C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 2C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 2A (3) 32 User I/Os x4=4 x8/x9=2 x16/x18=1 DLL 2 I/O Bank 3A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 3C 24 User I/Os x4=2 x8/x9=1 x16/x18=0 I/O Bank 4C 24 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 4A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 DLL 3 I/O Bank 6A (3) 32 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 6C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 5C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 5A 32 User I/Os x4=4 x8/x9=2 x16/x18=1 HC311, HC321, HC331, HC351, and HC361 Devices 780-pin FineLine BGA

(3) (3)

図 7–4. 1152 ピン FineLine BGA パッケージの HC322、HC332、HC352、HC362、および HC372 デバイスにおける各バンクの DQS/DQ グループ数 注 (1)、(2) 図 7–4の注 : (1) 数値は暫定仕様です。 (2) これらのデバイスは、×32/×36 モードをサポートしていません。 (3) 一部の ×4 グループの DQS/DQSn ピンは、RUP/RDNピンとして使用できます。グループ内の 2 本のピンが、OCT キャリブレーション用の RUPピンおよび RDNピンとして使用されている場合、メモリ・インタフェース用に ×4 グ ループを使用することはできません。この場合でも、×4 グループを含む ×16/×18 グループを使用することはでき ます。ただし、これらの ×4 グループを含む ×8/×9 グループの使用には制約があります。 (4) すべての I/O ピン数は、8 本の専用クロック入力（CLK1p、CLK1n、CLK3p、CLK3n、CLK8p、CLK8n、CLK10p、 およびCLK10n）を含みます。 DLL1 DLL4 DLL2 DLL3 I/O Bank 8A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 8B 24 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 8C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 7C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 7B 24 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 7A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 6A (3) 48 User I/Os x4=7 x8/x9=3 x16/x18=1 I/O Bank 6C 42 User I/Os (4) x4=6 x8/x9=3 x16/x18=1 I/O Bank 5C 42 User I/Os (4) x4=6 x8/x9=3 x16/x18=1 I/O Bank 5A (3) 48 User I/Os x4=7 x8/x9=3 x16/x18=1 I/O Bank 4A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 4B 24 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 4C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 3C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 3B 24 User I/Os x4=4 x8/x9=2 x16/x18=1 I/O Bank 3A (3) 40 User I/Os x4=6 x8/x9=3 x16/x18=1 I/O Bank 2A (3) 48 User I/Os x4=7 x8/x9=3 x16/x18=1 I/O Bank 2C 42 User I/Os (4) x4=6 x8/x9=3 x16/x18=1 I/O Bank 1C 42 User I/Os (4) x4=6 x8/x9=3 x16/x18=1 I/O Bank 1A (3) 48 User I/Os x4=7 x8/x9=3 x16/x18=1 HC322, HC332, HC352, HC362, and HC372 Devices 1152-pin FineLine BGA

(3)

図 7–5. 1517 ピン FineLine BGA パッケージの HC352、HC362、および HC372 デバイスにおける 各バンクの DQS/DQ グループ数 注 (1) 図 7–5の注 : (1) 数値は暫定仕様です。 (2) 一部の ×4 グループの DQS/DQSn ピンは、RUP/RDNピンとして使用できます。グループ内の 2 本のピンが、OCT キャリブレーション用の RUPピンおよび RDNピンとして使用されている場合、メモリ・インタフェース用に ×4 グ ループを使用することはできません。この場合でも、×4 グループを含む ×16/×18 または ×32/×36 グループを使用 することはできます。ただし、これらの ×4 グループを含む ×8/×9 グループの使用には制約があります。 (3) すべての I/O ピン数には、データ入力に使用可能な 8 本の専用クロック入力 (CLK1p、CLK1n、CLK3p、CLK3n、 CLK8p、CLK8n、CLK10p、および CLK10n）および 8 本の専用コーナー PLL クロック入力（PLL_L1_CLKp、 PLL_L1_CLKn、PLL_L4_CLKp、PLL_L4_CLKn、PLL_R4_CLKp、PLL_R4_CLKn、PLL_R1_CLKp および PLL_R1_CLKn） が含まれます。 DLL1 DLL4 DLL2 DLL3 I/O Bank 8A (2) 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1

I/O Bank 8B I/O Bank 8C I/O Bank 7C I/O Bank 7B I/O Bank 7A (2)

I/O Bank 6A (2) I/O Bank 6C I/O Bank 5C I/O Bank 4A (2) I/O Bank 4B I/O Bank 4C I/O Bank 3C I/O Bank 3B I/O Bank 3A (2) I/O Bank 2C I/O Bank 1C I/O Bank 1A (2) 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 50 User I/Os (3) x4=7 x8/x9=3 x16/x18=1 x32/x36=0 42 User I/Os (3) x4=6 x8/x9=3 x16/x18=1 x32/x36=0 42 User I/Os (3) x4=6 x8/x9=3 x16/x18=1 x32/x36=0 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 50 User I/Os (3) x4=7 x8/x9=3 x16/x18=1 x32/x36=0 42 User I/Os (3) x4=6 x8/x9=3 x16/x18=1 x32/x36=0 42 User I/Os (3) x4=6 x8/x9=3 x16/x18=1 x32/x36=0 I/O Bank 5A (2) 50 User I/Os (3) x4=7 x8/x9=3 x16/x18=1 x32/x36=0 I/O Bank 2A (2) 50 User I/Os (3) x4=7 x8/x9=3 x16/x18=1 x32/x36=0 HC352, HC362, and HC372 Devices 1517-Pin FineLine BGA

(2)

DQS および DQSn ピンは、HardCopy III ピン・テーブルでそれぞれ DQSXY および DQSnXY と表記されます。ここで、X は DQS/DQ グルー プ番号を、Y はグループがデバイスのトップ（T）、ボトム（B）、レフト （L）、ライト（R）のいずれに位置するかを表します。 対応する DQ ピンは DQXY と表記されます。ここで、X はピンが属する DQS グループを、Y はそのグループがデバイスのトップ（T）、ボトム （B）、レフト（L）、ライト（R）のいずれに位置するかを表します。例え ば、DQS1L はデバイスのレフト・サイドに位置する DQS ピンを示しま す（図 7–6）。そのグループに属する DQ ピンは、ピン・テーブルでDQ1L として示されます。 デバイスのトップ・レフト・サイドから反時計回りに番号が付けられま す。図 7–6に、デバイスで DQS/DQ グループに番号を付ける方法をパッ ケージ底面図で示します。デバイスのトップおよびボトム・サイドには、 最大 38 の ×4 DQS/DQ グループを配置でき、デバイスのレフトおよび ライト・サイドには、最大 26 の ×4 DQS/DQ グループを配置できます。 パリティ、DM、BWSn、ECC、および QVLD ピンは、ピン・テーブル に DQ ピンとして示されます。これらのピンは、メモリ・インタフェー ス・ピンとして使用されてないときは、通常の I/O ピンとして使用する ことができます。

図 7–6. HardCopy III I/O バンクの DQS ピン DLL1 8A 8B 8C 7C 7B 7A DQS38T DQS1L 1A 1C 2C 2A DQS26L 3A 3B 3C 4C 4B 4A 5A 5C 6C 6A PLL_T1 PLL_T2 PLL_L2 PLL_L3 PLL_R2 PLL_R3 PLL_B2 PLL_B1 DQS13L PLL_L1 DQS20T DQS19T DQS1T DQS26R DQS14R DQS1R DQS1B DQS19B DQS20B DQS38B DQS13R DQS14L DLL4 PLL_R1 PLL_R4 DLL3 PLL_L4 DLL2

7–16 Altera Corporation HardCopy III デバイス・ハンドブック Volume 1 2008 年 5 月 DQ ピンのナンバリングは、×4 モードに基づいています。×4 モードで は、各 I/O バンクに最大 8 つの DQS/DQ グループがあります。×4 モー ドの各 DQS/DQ グループは、1 本の DQS ピン、1 本の DQSn ピン、お よび 4 本の DQ ピンで構成されています。×8/×9 モードでは、I/O バン クにより隣接する 2 つの×4 DQS/DQ グループが統合されます。DQS ピ ンと DQSn/CQn ピンの 1 ペアで、最大 10 本の DQ ピン（パリティまた は DM および QVLD ピンを含む）および DQS ピンと DQSn/CQn ピン・ ペアで構成される新しく組み合わせたグループのすべての DQ ピンおよ びパリティ・ピンをドライブできます。同様に、×16/×18 モードでは、 I/O バンクにより隣接する 4 つの×4 DQS/DQ グループを組み合わせて、 最大 19 本の DQ ピン（パリティまたは DM および QVLD ピンを含む）、 および DQS ピンと DQSn/CQn ピンのペアで構成されるグループが作成 されます。×32/×36 モードでは、I/O バンクにより隣接する 8 つの ×4 DQS/DQ グループを組み合わせて、最大 37 本の DQ ピン（パリティま たは DM および QVLD ピンを含む）、および DQS ピンと DQSn/CQn ピ ンのペアで構成されるグループが作成されます。

HardCopy III モジュラー I/O バンクは、DQS/DQ グループを容易に形 成することができます。I/O バンク内のすべてのピンがユーザー I/O ピ ンで、RUP/RDN OCT キャリブレーションまたは PLL クロック出力ピン に使用されていない場合、バンク内の I/O ピン数を 6 で除算して可能な 最大の ×4 グループ数を求めることができます。次に、その値を 2、4、 または 8 で除算して、それぞれ×8/×9、×16/×18、または ×32/×36 の可 能な最大のグループ数を求めることができます（表 7–6 参照）ただし、 I/O バンク内の一部のピンは他のファンクションに使用することができ ます。

表 7–6. HardCopy III モジュラー I/O バンクの DQ/DQS グループ モジュラー I/O バンクの サイズ (1) 可能な最大の ×4 グループ数 ×8/×9 グループ数可能な最大の ×16/×18 グループ数可能な最大の ×32/×36 グループ数可能な最大の 24 ピン 4 (2) 2 1 0 32 ピン 5 (3) 2 1 0 40 ピン 6 3 1 0 48 ピン 8 4 2 1 表 7–6の注 : (1) この I/O ピン数は、専用クロック入力または専用コーナー PLL クロック入力を含みません。

(2) 一部の×4 グループは、RUP/RDNピンを使用することができます。HardCopy III のキャリブレーション済み OCT

機能を使用する場合、これらのグループは使用できません。

オプションのパリティ、DM、BWSn、ECC およびQVLD ピン

HardCopy III デバイスでは、パリティ・ピンと同じ DQS/DQ グループ の DQ ピンをデータに使用することができます。HardCopy III デバイ ス・ファミリは、×8/×9、×16/×18、および ×32/×36 モードでパリティ をサポートします。データ・ピンの 8 ビットにつき 1 つのパリティ・ビッ トがあります。パリティ・ビットは DQ ピンと同じように処理、設定、 および生成されるため、パリティ・ピンとしてデータと同じ DQS/DQ グループの任意の DQ（または D）ピンを使用します。 デ ー タ・マ ス ク（DM）ピ ン は、DDR3 SRAM、DDR2 SRAM、DDR SDRAM、および RLDRAM II デバイスに書き込むときにのみ必要です。 QDRII+ および QDRII SRAM デバイスは、BWSn 信号を使用して、メモ リに書き込むバイトを選択します。DM または BWSn 信号が Low の場 合は、書き込みが有効であることを示します。DM または BWSn 信号が High の場合、メモリは DQ 信号をマスクします。システムで書き込み データのマスキングが不要の場合、メモリの DM ピンに Low を接続し て、すべての書き込みデータが有効であることを示します。DM または BWSn 信号の書き込みデータと同じ DQS/DQ グループの任意の DQ ピ ンを DM/BWSn 信号として使用できます。DDR3、DDR2、および DDR SDRAM デバイスでは、DQS および DQ 信号の各グループに DM ピン が必要です。RLDRAM II デバイスごとに 1 本の DM ピン、×9、×18、お よび ×36 QDRII+/QDRII SRAM のデータの 9 ビットごとに 1 本の BWSn ピンがあります。×8 QDRII SRAM デバイスには、8 データ・ビットごと に 2 本の BWSn ピンがあり、これらは NWSn ピンと呼ばれます。DQ ピ ンを使用して DM または BWSn 信号を生成し、DQ（または D）出力信 号と同様に信号をコンフィギュレーションします。HardCopy III デバイ スは、差動 DQS 信号方式の ×4 DDR3 SDRAM または ×4 DDR2 SDRAM インタフェースでは DM 信号をサポートしません。 一部の DDR3、DDR2 および DDR SDRAM デバイスは、データ送信時 のエラーを検出し、自動的に訂正する方法である誤り訂正コード（ECC） をサポートしています。72 ビット DDR3、DDR2、または DDR SDRAM インタフェースでは、一般に 64 本のデータ・ピンに加えて 8 本の ECC ピンが使用されます。DDR3、DDR2、および DDR SDRAM ECC ピンを HardCopy III デバイスの DQS/DQ グループに接続します。これらの信 号も DQ ピンと同様に生成されます。メモリ・コントローラには ECC データ用のエンコーディング / デコーディング・ロジックが必要です。 設計者は、他のエラー・チェック方法にデータの余分なデータ・バイト を使用することもできます。

QVLD ピンは、読み出しデータの可用性を示すために、RLDRAM II お よび QDRII+ SRAM インタフェースで使用されます。各メモリ・デバイ スに、1 本の QVLD ピンがあります。QVLD の High は、メモリが要求 されるデータを出力していることを示します。DQ 入力同様、この信号 はリード・クロック信号（QDRII+/QDRII SRAM の CQ/CQn および RLDRAM II の QK/QK#）にエッジが揃えられ、データがメモリから出 力される 1/2 クロック・サイクル前に送信されます。QVLD ピンは、 QDRII+ SRAM 用の ALTMEMPHY ソルーションでは使用されません。 パリティ、ECC、および QVLD ピンは DQ ピンとして扱われるため、こ れらのピンについて詳しくは、7–5 ページの「データおよびデータ・ク

ロック / ストローブ・ピン」の項を参照してください。

アドレスおよびコントロール / コマンド・ピン

アドレスおよびコントロール / コマンド信号は、一般にシングル・デー タ・レートで送信されます。唯一の例外は、QDRII SRAM burst-of-two デバイスです。この場合、リード・アドレスはクロックの立ち上がりエッ ジで、ライト・アドレスはクロックの立ち下りエッジでメモリによって キャプチャされる必要があります。アドレスおよびコントロール / コマ ンド・ピンには、特別な回路は必要ありません。データ・ピンと同じ I/O バンクの任意のユーザー I/O ピンを使用できます。

メモリ・クロック・ピン

データをキャプチャする DQS（および CQn）信号に加えて、DDR3、 DDR2、DDR SDRAM、および RLDRAM II は、CK および CK# 信号と 呼ばれるクロックの特別なペアを使用して、アドレスおよびコントロー ル / コマンド信号をキャプチャします。CK/CK# 信号は、ライト・デー タ・ストローブを模倣するために HardCopy III DDR I/O レジスタ （DDIO）を使用して生成し、CK/CK# 信号と DQS 信号（DDR3、DDR2、

および DDR SDRAM の tDQSS または RLDRAM II の tCKDK）間のタイ ミング関係を満たします。QDRII+ および QDRII SRAM デバイスは、同 じクロック（K/K#）を使用してデータ、アドレス、およびコントロー ル / コマンド信号をキャプチャします。 HardCopy III デバイスのメモリ・クロック・ピンは、ピン・テーブルで DIFFOUT、DIFFIO_TX、および DIFFIO_RX プリフィックス付き差動出 力ピンに送られる DDIO レジスタを使用して生成されます。メモリ・ク ロック・ピンに使用するピンについて詳しくは、7–6 ページの表 7–3を 参照してください。

図 7–7に、HardCopy III デバイスのメモリ・クロック生成ブロック図を 示します。

図 7–7. メモリ・クロック生成ブロック図 注 (1)

図 7–7の注 :

(1) これらのピンのピン位置要件については、7–6 ページの表 7–3を参照してください。

(2) DDR3、DDR2、および DDR SDRAM インタフェースのmem_clk[0] および mem_clk_n[0] ピンは、フィード

バック用に I/O 入力バッファを使用します。差動 DQS 入力を使用するメモリ・インタフェースの場合、入力フィー ドバック・バッファは差動入力としてコンフィギュレーションされ、シングル・エンド DQS 入力を使用するメモ リ・インタフェースの場合、入力バッファはシングル・エンド入力としてコンフィギュレーションされます。シ

ングル・エンド入力フィードバック・バッファを使用するには、その I/O バンクのVREF ピンに VREFを供給する

必要があります。 CK or DK or K Q D Q D System Clock

FPGA LEs I/O Elements

VCC

CK# or DK# or K# (2)

HardCopy III

外部メモリ・

インタフェース

の機能

HardCopy III デバイスは、堅牢で高性能な外部メモリ・インタフェース を可能にする多数の機能を備えています。ALTMEMPHY メガファンク ションでは、これらの外部メモリ・インタフェース機能を設定し、シス テムに最適な物理インタフェース（PHY）の設定を支援します。 この項では、DQS 位相シフト回路、DQS ロジック・ブロック、レベリ ング・マルチプレクサ、ダイナミック OCT コントロール・ブロック、 IOE レジスタ、IOE 機能、および PLL など、外部メモリ・インタフェー スで使用される HardCopy III デバイスの各機能について説明します。 アルテラのメモリ・コントローラ MegaCore®_{ファンクションを} 使用する場合、PHY がインスタンス化されます。 ALTMEMPHY メガファンションおよびアルテラのメモリ・コ ントローラ MegaCore ファンクションは、メモリ・デバイスの I/O インタフェースの半分の周波数で動作し、それにより高速 メモリ・インタフェースでのタイミング管理を改善できます。 HardCopy III デバイスは、データをフル・レート（I/O 周波数） からハーフ・レート（コントローラ周波数）、およびその逆に変 換するビルトイン・レジスタを備えています。メモリ・コント ローラが I/O 周波数の半分のレートで動作していない場合、こ れらのレジスタはバイパスすることができます。

DQS 位相シフト回路

HardCopy III位相シフト回路は、DQSピンおよびCQピンがHardCopy III デバイスへの入力クロックまたはストローブとして機能しているときに は、リード・トランザクション時に DQS ピンおよび CQ ピンへの位相 シフトを提供します。DQS 位相シフト回路は、複数の DQS ピンで共有 される DLL とデバイスの異なるサイドに対する DQS 位相シフトをさら に微調整する位相オフセット・モジュールで構成されています。図 7–8 に、デバイスで DQS 位相シフト回路を DQS ピンおよび CQ ピンに接続 する方法を示します。

図 7–8. DQS および CQn ピンと DQS 位相シフト回路 DQS 位相シフト回路は、各 DQS または CQn ピンをコントロールする DQS ロジック・ブロックに接続されます。DQS ロジック・ブロックに より、DQS遅延設定を各DQSピンまたはCQnピンで同時に更新できます。 DLL Reference Clock (2) DQS Phase-Shift Circuitry DQS Pin CQn Pin CQn Pin DQS Pin to IOE ∆t ∆t ∆t ∆t DQS Phase-Shift Circuitry DLL Reference Clock (2) DLL Reference Clock (2) DQS Pin CQn Pin DQS Pin CQn Pin

to IOE to IOE to IOE ∆t ∆t ∆t to IOE ∆t DQS Logic Blocks DQS Pin CQn Pin CQn Pin DQS Pin to IOE to IOE to IOE to IOE ∆t ∆t ∆t ∆t DQS Pin CQn Pin DQS Pin CQn Pin ∆t ∆t ∆t ∆t DQS Logic Blocks DLL Reference Clock (2) DQS Phase-Shift Circuitry to IOE to IOE to IOE DQS Phase-Shift Circuitry to IOE to IOE to IOE to IOE

DLL DQS 位相シフト回路は、DLL を使用して DQS/CQn ピンに必要なクロッ ク周期をダイナミックに測定します。DQS 位相シフト回路は、周波数リ ファレンスを使用して各 DQS および CQn ピンの遅延チェインに対して コントロール信号をダイナミックに生成し、それによって PVT のばらつ きに対する補償を可能にしています。DQS 遅延設定は Gray コード化さ れ、DLL が設定を更新するときのジッタを低減します。位相シフト回路 は、正しい入力クロック周期を計算するために最大 1,280 クロック・サ イクルを必要とします。データが適切にキャプチャされる保証はないた め、これらのクロック・サイクル中にはデータを送信してはなりません。 DLL からの設定は、このロック期間が経過するまで安定しないことがあ るため、この期間中にこれらの設定（レベリング遅延システムを含む） を使用する場合は、不安定になる可能性があることに注意してください。 100 MHz 以下であっても DQS 位相シフト回路をメモリ・イン タフェースに使用できます。DQS 信号は 2.5 ns だけシフトされ ます。DQS 信号が DQ 有効ウィンドウの正確に中央の位置にシ フトされない場合でも、I/O エレメントは大量のタイミング・ マージンが得られる低周波数アプリケーションではデータを キャプチャできるはずです。 HardCopy III デバイスは 4 つの DLL を備えており、デバイスの各コー ナーに位置しています。これらの 4 つの DLL は、それぞれ一定の周波数 で動作する最大 4 つの固有周波数をサポートできます。各 DLL は 2 つの 出力を持てるため、1 個の HardCopy III デバイスで 8 つの差動 DLL 位 相シフト設定を持つことができます。図 7–9 に、パッケージ底面図で HardCopy III デバイスの DLL および I/O バンクの位置を示します。

図 7–9. HardCopy III の DLL および I/O バンクの位置（パッケージの底面図） DLL は、デバイス内の位置から隣接する 2 つのサイドにアクセスできま す。例えば、デバイスのトップ・レフトに位置するDLL 1 は、デバイス のトップ・サイド（I/O バンク 7A、7B、7C、8A、8B、8C）およびレフ ト・サイド（I/O バンク 1A、1C、2A、2C）にアクセスすることができ ます。つまり、各 I/O バンクには 2 つの DLL からアクセス可能で、よ り柔軟に複数の周波数および複数のタイプのインタフェースを作成でき ます。例えば、デバイスの 1 つのサイド内、または DLL に隣接する 2 つ のサイド内にまたがるインタフェースを設計することができます。DLL は、DLLに隣接するデバイスの両サイドに同じDQS遅延設定を出力します。 PLL_T1 PLL_T2 PLL_B1 PLL_B2 HardCopy III ASIC

8A 8B 8C 7C 7B 7A 3A 3B 3C 4C 4B 4A 2A 2C PLL_L3 PLL_L2 1C 1A PLL_R3 PLL_R2 5A 5C 6C 6A 6 6 6 6 6 6 6 6 DLL1 PLL_L1 DLL4 PLL_R1 DLL3 PLL_R4 DLL2 PLL_L4

デバイスの 2 つのサイドにまたがるインタフェースは、高性能 メモリ・インタフェース・アプリケーションでは推奨されてい ません。 各バンクは、隣接する DLL のいずれかまたは両方の設定を使用できま す。例えば、DQS1L は、位相シフトの設定を DLL1 から取得できます。 一方、DQS2L は位相シフトの設定を DLL2 から取得します。表 7–7に、 DLL の位置および HardCopy III デバイスでサポートされる I/O バンク を示します。ただし、レベリング遅延チェイン使用時には、同一 I/O バ ンク番号（I/O バンク 1A や 1B など）を持つ I/O バンクには 1 つのメ モリ・インタフェースしか存在できません。これは、これらの I/O バン クで共有されるレベリング遅延チェインが 1 つしかないからです。 各 DLL のリファレンス・クロックは、PLL 出力クロックまたは DLL の いずれかのサイドに位置する 2 本の専用クロック入力ピンから供給され ます。表 7–8∼表 7–10に、HardCopy III デバイス・ファミリで使用可 能な DLL 基準クロック入力リソースを示します。 DLL 入力基準クロック生成専用の PLL を使用する場合、PLL モードを No Compensation に設定します。そうしなかった場 合、Quartus II ソフトウェアが自動的に変更します。PLL は他 の出力を使用しないため、クロック・パスを補償する必要はあ りません。 表 7–7. DLL の位置およびサポートされる I/O バンク DLL _{位置 アクセス可能な I/O バンク} DLL1 _{トップ・レフト・} コーナー

1A, 1C, 2A, 2C, 7A, 7B, 7C, 8A, 8B, 8C

DLL2 _{ボトム・レフト・}

コーナー

1A, 1C, 2A, 2C, 3A, 3B, 3C, 4A, 4B, 4C

DLL3 _{ボトム・ライト・}

コーナー

3A, 3B, 3C, 4A, 4B, 4C, 5A, 5C, 6A, 6C

DLL4 _{トップ・ライト・}

コーナー

表 7–8. HC311、HC321、HC331、HC351、および HC361 デバイスの DLL 基準クロック入力 DLL CLKIN （トップ / ボトム） CLKIN （レフト / ライト） PLL （トップ / ボトム） PLL （レフト / ライト） DLL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L2 DLL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L2 DLL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B1 PLL_R2 DLL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T1 PLL_R2 表 7–9. HC322 および HC332 デバイスの DLL 基準クロック入力 DLL CLKIN （トップ / ボトム） CLKIN （レフト / ライト） PLL （トップ / ボトム） PLL （レフト / ライト） DLL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L2 DLL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L3 DLL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B2 PLL_R3 DLL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T2 PLL_R2

図 7–10に、DLL の簡略化されたブロック図を示します。入力基準クロッ クは、DLL に入り最大 16 の遅延エレメントで構成されるチェインに供 給されます。位相コンパレータは、遅延チェイン・ブロックの末端から 出力される信号と入力基準クロックを比較します。次に、位相コンパレー タは Grey コード・カウンタへのupndn 信号を発行します。この信号は 6 ビットの遅延設定（DQS 遅延設定）を増分または減分します。これに よって、遅延エレメント・チェインを通して遅延を増加 / 減少させ、入 力基準クロックと遅延エレメント・チェインから出力される信号の位相 を合わせます。 表 7–10. HC352、HC362、および HC372 デバイスの DLL 基準クロック入力 DLL CLKIN （トップ / ボトム） CLKIN （レフト / ライト） PLL （トップ / ボトム） PLL （レフト / ライト） DLL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L1, PLL_L2 DLL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L3, PLL_L4 DLL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B2 PLL_R3, PLL_R4 DLL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T2 PLL_R1, PLL_R2

図 7–10. DQS 位相シフト回路の簡略図 注 (1) 図 7–10の注 : (1) DQS 位相シフト回路のすべての機能は、Quartus II ソフトウェアの ALTMEMPHY メガファンクションからアク セスできます。 (2) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。正 確な PLL および入力クロック・ピン情報については、表 7–8∼表 7–10を参照してください。 (3) 位相オフセット設定は、DQS ロジック・ブロックにのみ供給可能です。 (4) DQS 遅延設定は、コア・アレイ、DQS ロジック・ブロック、およびレベリング回路に供給できます。 DLL は、コア・アレイまたはユーザー I/O ピンからリセットできます。 DLL がリセットされるたびに、データを正しくキャプチャできるように なるまで、1,280 クロック・サイクル間待機しなければなりません。 DLL は、DLL 周波数モードに応じて、着信する DQS 信号を 0°、22.5°、 30° 、36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°、または 180° シフトすることができます。シフトされた DQS 信号は、DQ IOE 入 力レジスタ用のクロックとして使用されます。 6 6 6 Phase Offset Control 6

Phase offset settings from the core array

Phase offset settings to DQS pins on top or bottom edge (3)

DQS Delay Settings (4) Input Reference Clock (2) _upndn clock enable DLL 6 addnsub_a Phase Comparator Delay Chains Up/Down Counter 6 Phase Offset Control Phase offset settings

from the core array

Phase offset settings to DQS pin on left or right edge (3) 6

7–28 Altera Corporation HardCopy III デバイス・ハンドブック Volume 1 2008 年 5 月 同じ DLL に参照される DQS ピンおよび CQn ピンはすべて、異なる度 数だけシフトされた入力信号位相を持つことができますが、これらはす べて 1 つの特定周波数で参照しなければなりません。例えば、DQS1T に 90°の位相シフトを、DQS2Tに60°の位相シフトを持たせ、両方を200 MHz クロックで参照することができます。ただし、すべての位相シフトの組 み合わせがサポートされているわけではありません。同じ DLL により参 照される DQS ピンにある位相シフトは、すべて 22.5° の倍数（最大 90）、 30° の倍数（最大 120°）、36° の倍数（最大 144）、または 45° の倍数（最 大 180）でなければなりません。 表 7–11に示すように、HardCopy III の DLL には、7 種類の周波数モー ドがあります。各周波数モードは、異なる位相シフトの選択を提供しま す。周波数モード 0、1、2、および 3 では、6 ビット DQS 遅延設定は PVT によって変化し、位相シフト遅延が実装されます。周波数モード 4、 5、および 6 では、DQS 遅延設定の 5 ビットのみ変化して位相シフト遅 延が実装され、DQS 遅延設定の最上位ビットが 0 に設定されます。 各モードの周波数範囲については、「HardCopy III ハンドブック Volume 2」

の「HardCopy III デバイスの DC およびスイッチング特性」の章を参照 してください。 0° シフトの場合、DQS 信号は DLL と DQS ロジック・ブロックの両方 をバイパスします。0° シフトが実装されているとき、Quartus II ソフト ウェアは、DQ IOE レジスタの DQ ピンと DQS ピン間のスキューが無視 できるように、DQ 入力遅延チェインを自動的に設定します。DQS 遅延 設定を DQS ロジック・ブロックおよびコア・アレイに供給できます。 表 7–11. HardCopy III の DLL 周波数モード 周波数モード DQS 遅延設定のバス幅 使用可能な位相シフト 遅延チェインの数 0 6 ビット 22.5°, 45°, 67.5°, 90° 16 1 6 ビット 30°, 60°, 90°, 120° 12 2 6 ビット 36°, 72°, 108°, 144° 10 3 6 ビット 45°, 90°, 135°, 180° 8 4 5 ビット 30°, 60°, 90°, 120° 12 5 5 ビット 36° 72°, 108°, 144° 10 6 5 ビット 45°, 90°, 135°, 180° 8

シフトされた DQS 信号は、DQS バスに送られて DQ ピンの IOE レジス タをクロックします。この信号は、IOE 再同期化レジスタを使用してい ない場合、コア・アレイに送って再同期化に使用することも可能です。 シフトされた CQn 信号は、DQ IOE のネガティブ・エッジ入力レジスタ にのみ送られ、QDRII+ および QDRII SRAM インタフェースにのみ使用 されます。 位相オフセット・コントロール 各 DLL には 2 つの位相オフセット・モジュールがあり、独立したオフ セットを持つ 2 つの個別 DQS 遅延設定（1 つはトップおよびボトム I/O バンク用、もう 1 つはレフトおよびライト I/O バンク用）を提供します。 これによりデバイスの 2 つの異なるサイド間の DQS 位相シフト設定を 微調整できます。独立した位相オフセット・コントロールがある場合で も、同じ DLL を使用するインタフェースの周波数は同じでなければなり ません。入力信号に対して小さなシフトを生成するには位相オフセット・ コントロール・モジュールを使用し、より大きな信号シフトを生成する には DQS 位相シフト回路を使用する必要があります。例えば、DLL が 30° 位相シフトの倍数しか提供しないが、インタフェースでは DQS 信号 に 67.5° 位相シフトが必要な場合、DQS ロジック・ブロックの 2 つの遅 延チェインを使用して 60° 位相シフトを生成し、位相オフセット・コン トロール機能を使用して 7.5° 位相シフトを実装することができます。 スタティック位相オフセットまたはダイナミック位相オフセットを使用 して、追加位相シフトを実装できます。利用可能な追加位相シフトは、 周波数モード 0、１、2、および 3 の場合は設定値 –64 ∼ +63、周波数モー ド 4、5、および 6 の場合は設定値 –32 ∼ +31 の 2 の補数の Gray コード で実装されます。DQS 位相シフトは、DLL 遅延設定とユーザーが選択 した位相オフセット設定の合計で、周波数モード 0、1、2、および 3 の 場合は設定 64 で最大となり、周波数モード 4、5、および 6 の場合は設 定 32 で最大になります。したがって、実際の物理オフセットの設定範囲 は、64 または 32 から DLL の DQS 遅延設定を減算した値になります。 この機能を使用するときは、DQS 遅延設定をモニタして、シス テムで加算または減算できるオフセット数を知る必要がありま す。DLL による DQS 遅延設定出力も Gray コード化されるこ とに注意してください。

7–30 Altera Corporation HardCopy III デバイス・ハンドブック Volume 1 2008 年 5 月 例えば、DLL が DLL 周波数モード 1 で 30° 位相シフトを達成するため に 28 の DQS 遅延設定が必要であると判断した場合は、最大 28 の位相 オフセット設定を減算し、また最大 35 の位相オフセット設定を加算し て、必要な最適な遅延を達成することができます。ただし、DLL 周波数 モード 4 で 30° 位相シフトを達成するために同じ 28 の DQS 遅延設定が 必要な場合、最大 28 の位相オフセット設定を減算することはできます が、DLL 周波数モード 3 は 5 ビットの DLL 遅延設定しか使用しないた め、DQS 遅延設定が最大設定値に達する前に加算できるのは最大 4 つの 位相オフセット設定のみです。

各ステップの値については、「HardCopy III ハンドブック Volume 2」の

「HardCopy III デバイスの DC およびスイッチング特性」の章を参照し てください。 スタティック位相オフセットを使用するときは、ALTMEMPHYメガファ ンクションに加算の場合は正数、減算の場合は負数として位相オフセッ ト量を指定できます。また、常に DLL 位相シフトに加算、減算、または 加減算されるダイナミック位相オフセットを持つこともできます。常に 加算または減算したい場合、dll_offset[5..0]ポートに位相オフセッ ト量をダイナミックに入力できます。ダイナミックに加算および減算し たい場合は、dll_offset[5..0] 信号に加えて、addnsub 信号を制御 します。

DQS ロジック・ブロック

図 7–11に示すように、各 DQS および CQn ピンは、DQS 遅延チェイン、 アップデート・イネーブル回路、および DQS ポストアンブル回路で構 成された独立した DQS ロジック・ブロックに接続されます。

図 7–11. HardCopy III の DQS ロジック・ブロック 注 (1)

図 7–11の注 :

(1) dqsenable 信号も HardCopy III コア・ファブリックから供給できます。

(2) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。正 確な PLL および入力クロック・ピンについては、表 7–8 ∼表 7–10を参照してください。 DQS 遅延チェイン DQS 遅延チェインは一連の可変遅延エレメントで構成されており、入力 DQS および CQn 信号を DQS 位相シフト回路またはコア・アレイで指定 された量だけシフトすることができます。DQS 遅延チェインには 4 つの 遅延エレメントがあり、DQS ピンに最も近い最初の遅延チェインは DQS 遅延設定分または DQS 遅延設定と位相オフセット設定を加算した分だ けシフトできます。必要な遅延チェイン数は、動作周波数を選択したと きに ALTMEMPHY メガファンクションが自動的に設定するため、ユー ザーには分かりません。DQS 遅延設定は、I/O バンクのいずれかのサイ ドにある DQS 位相シフト回路、またはコア・アレイから供給できます。 D Q D Q Update Enable Circuitry 6 6 6 6 6 6 DQS delay settings from the DQS phase-shift circuitry DQS or CQn Pin Input Reference Clock (2) DQS Delay Chain Bypass Phase offset settings from DQS phase shift circuitry 6 6 DQS Enable gated_dqs control DQS bus PRN CLR Q DFF reset A B VCC DQS' D Postamble Enable Resynchronization Clock Postamble Clock dqsenable D D D Q Q Q

DQS ロジック・ブロックの遅延エレメントは、DLL 内の遅延エレメン トと同じ特性を備えています。DLL を DQS 遅延チェインの制御に使用 し な い 場 合、ALTMEMPHY メ ガ フ ァ ン ク シ ョ ン で 使 用 可 能 な dqs_delayctrlin[5..0]信号を使用して、独自のGrayコードの6ビッ トまたは 5 ビット設定を入力することができます。これらの設定は、DQS 遅延チェインの 1 つ、2 つ、3 つ、または 4 つすべての遅延エレメントを 制御します。ALTMEMPHY メガファンクションは、システムに必要な DQS 遅延チェイン数をダイナミックに選択することもできます。遅延量 は、遅延エレメント固有の遅延と遅延ステップ数と遅延ステップ値の積 との合計に等しくなります。 DQS遅延チェインをバイパスして0°位相シフトを達成することもできます。 アップデート・イネーブル回路 DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS 遅延チェインに入ります。レジスタは DQS 遅延設定ビットの変更がす べての遅延エレメントに到達するのに十分な時間をとるようにアップデー ト・イネーブル回路で制御されます。これによって遅延を同時に調整で きます。アップデート・イネーブル回路は、DQS 遅延設定が次に変更さ れる前に DQS 位相シフト回路またはコア・ロジックからすべての DQS ロジック・ブロックに伝達されるのに十分な時間となるようにレジスタ をイネーブルします。この回路は、入力基準クロックまたはコアからの ユーザー・クロックを使用して、アップデート・イネーブル出力を生成 します。ALTMEMPHY メガファンクションは、デフォルトでこの回路 を使用します。アップデート・イネーブル回路出力の波形例は、図 7–12 を参照してください。 図 7–12. DQS アップデート・イネーブル波形 Update Enable Circuitry Output System Clock DQS Delay Settings (Updated every 8 cycles)

DLL Counter Update (Every 8 cycles)

6 bit

DLL Counter Update (Every 8 cycles)

DQS ポストアンブル回路 DDR3、DDR2、および DDR SDRAM などの双方向リード・ストローブ を使用する外部メモリ・インタフェースの場合、DQS 信号はハイ・イン ピーダンス状態に入る前、またはそれから抜ける前に Low になります。 ハイ・インピーダンス状態直後の DQS が Low の状態をプリアンブルと 呼び、ハイ・インピーダンス状態に戻る直前の状態をポストアンブルと 呼んでいます。DDR 3、DDR2、および DDR SDRAM でのリード動作と ライト動作の両方に対して、プリアンブル仕様とポストアンブル仕様が あります。図 7–13に示される DQS ポストアンブル回路は、リード・ポ ストアンブル時間の終了時に DQS ライン上にノイズがあるときにデー タが失われないようにしています。HardCopy III デバイスは、リード動 作の終了時に DQ 入力レジスタをクロックするのに使用されるシフトさ れた DQS 信号をグランドに接続できるよう制御可能な専用のポストア ンブル・レジスタを備えています。これによって、リード・ポストアン ブル時間の終了時に DQS 入力信号上のグリッチが DQ IOE レジスタに 影響を与えないようにしています。 図 7–13. HardCopy III の DQS ポストアンブル回路 DQS Enable gated_dqs control DQS Bus PRN CLR Q DFF reset A B VCC DQS' D Postamble Enable Resynchronization Clock Postamble Clock D D D Q Q Q dqsenable

HardCopy III デバイスは、専用ポストアンブル・レジスタに加え、ポス トアンブル・イネーブル回路内に HDR ブロックも備えています。コン トローラが I/O の周波数の半分で動作している場合、これらのレジスタ が使用されます。 HDR ブロックを、図 7–13 に示すポストアンブル・イネーブル回路ブ ロックで最初のステージのキャプチャ・レジスタとして使用するかどう かはオプションです。HDR ブロックは、I/O クロック・ディバイダ回路 （図 7–19参照）の出力であるハーフ・レートの再同期化クロックで駆動 されます。ポストアンブル・レジスタ出力の後に AND ゲートがあり、 非連続リード・バースト上で前のリード・バーストからのポストアンブ ル・グリッチを回避するために使用されます。この手法により、図 7–14 に示すように、dqsenable アサーションに対しては 1/2 クロック・サ イクル・レイテンシ、dqsenable デアサーションに対しては 0 レイテ ンシになります。 図 7–14. 非連続リード・バースト波形でのグリッチの回避

レベリング回路

DDR3 SDRAM バッファなしモジュールは、フライバイ・クロック分配 トポロジーを使用してシグナル・インテグリティを向上させます。これ は、CK/CK# 信号がモジュール内の各 DDR3 SDRAM デバイスに別々の タイミングで到達することを意味します。モジュールの最初の DDR3 SDRAM デバイスと最後のデバイスへの到達時間の違いは、1.6 ns にな る可能性があります。図 7–15に、DDR3 SDRAM バッファなしモジュー ルのクロック・トポロジーを示します。 Delayed by 1/2T logic Preamble Postamble Postamble glitch DQS Postamble Enable dqsenable

図 7–15. DDR3 SDRAM バッファなしモジュールのクロック・トポロジー

データおよびリード・ストローブ信号はポイント・ツー・ポイントであ るため、ライト中の CK/CK# と DQS 信号のタイミング関係（tDQSS） がモジュール内の各デバイスで満たされるようにするには、特別な配慮 が必要です。さらに、メモリから HardCopy III ASIC に戻るリード・デー タも同様の方法で到達時間にずれを発生させています。HardCopy III FPGA は、これら 2 つのニーズを満たすレベリング回路を備えています。 I/O バンクごとに 1 つのレベリング回路のグループがあり、同じ I/O 番 号（例えば、I/O バンク 1A と 1C 間で共有されるレベリング回路が 1 つ 存在します）が I/O バンクの中央に配置されています。これらの遅延 チェインは、DLL および DQS 遅延チェインと同じ DQS 遅延設定によっ て PVT 補正されます。生成されたクロック位相は、I/O バンクで使用可 能な各 DQS ロジック・ブロックに分配されます。次に、遅延チェイン は ALTMEMPHY メガファンクションで制御されるマルチプレクサに タップ出力し、信号を供給して、×4 または ×8 DQS グループで使用され るクロック位相を選択します。各グループは、リード・レベリング / ラ イト・レベリング遅延チェインからの異なるタップ出力を使用して、モ ジュールの各デバイスに入る異なるCK/CK#遅延を補正することができ ます。 DQS/DQ DQS/DQ DQS/DQ CK/CK# DQS/DQ DQS/DQ DQS/DQ HardCopy III DQS/DQ DQS/DQ

図 7–16および図 7–17に、HardCopy III のリードおよびライト・レベリ ング回路を示します。

図 7–16. HardCopy III ライト・レベリング遅延チェイン 注 (1)

図 7–16の注 :

(1) 同じ I/O 番号を持つ I/O バンク（例えば、I/O バンク 1A および 1C）ごとに、レベリング遅延チェインが 1 つだ

けあります。レベリング遅延チェインを使用しているとき、これらの I/O バンクに存在できるメモリ・コントロー ラは 1 つだけです。

図 7–17. HardCopy III リード・レベリング遅延チェインおよびマルチプレクサ 注 (1)

図 7–17の注 :

(1) 同じ I/O 番号を持つ I/O バンク（例えば、I/O バンク 1A および 1C）ごとに、レベリング遅延チェインが 1 つだ

けあります。レベリング遅延チェインを使用しているとき、これらの I/O バンクに存在できるメモリ・コントロー ラは 1 つだけです。 Write clk (-900) Write-Leveled DQS Clock Write-Leveled DQ Clock DQS Resynchronization clock

Half-Rate Resynchronization Clock

Read-Leveled Resynchronization Clock I/O Clock

Divider

Half-Rate Source Synchronous Clock

ALTMEMPHY メガファンクションの –90° ライト・クロックは、ライト・ レベリング回路に供給され、DQS および DQ 信号を生成するクロックが 作成されます。初期化中、ALTMEMPHY メガファンクションは、ライ ト・キャリブレーション・プロセスで使用可能なすべてのクロックをス イープした後、各 DQS/DQ グループに対する DQS および DQ クロック の正しいライト・レベル・クロックを選択します。DQ クロック出力は、 DQS クロック出力と比較した場合、–90° 位相シフトになります。 同様に、再同期化クロックがリード・レベリング回路に供給され、キャ リブレーション・プロセスで各 DQS/DQ グループに対して最適な再同 期化およびポストアンブル・クロックが生成されます。再同期化および ポストアンブル・クロックは、レベリング回路からの異なるクロック出 力を使用することができます。リード・レベリング回路からの出力は、 コア・ファブリックに供給されるハーフ・レート再同期化クロックも生 成できます。 ALTMEMPHY メガファンクションは、初期化プロセス時に リードおよびライト・レベリングに対するアラインメントをダ イナミックにキャリブレーションします。

ダイナミック On-Chip Termination コントロール

図 7–18に、ダイナミック OCT コントロール・ブロックを示します。こ のブロックには、OCT をリード時にダイナミックにオンにし、ライト時 にオフにするのに必要なすべてのレジスタがあります。

OCT について詳しくは、7–42 ページの「OCT」、または「HardCopy III デバイス・ハンドブック」の「HardCopy III デバイスの I/O 機能」の章 を参照してください。

図 7–18. HardCopy III のダイナミック OCT コントロール・ブロック 図 7–18の注 : (1) ライト・クロックは、PLL またはライト・レベリング遅延チェインのいずれかから供給されます。

I/O エレメント（IOE）レジスタ

IOE レジスタは、ソース・シンクロナス・システムでより高速なレジス タ間転送および再同期化が可能になるように拡張されてきました。トッ プおよびボトム IOE とレフトおよびライト IOE は同じ機能を備えていま すが、レフトおよびライト IOE には LVDS データ伝送をサポートする機 能も備わっています。 図 7–19に、HardCopy III 入力パスで利用できるレジスタを示します。入 力パスは、DDR 入力レジスタ、再同期レジスタ、および HDR ブロック で構成されています。入力パスの各ブロックはバイパスできます。 OCT Control Write Clock (1) OCT Enable Resynchronization Registers OCT Half-Rate Clock

OCT Control Path

DFF DFF

2

HDR Block